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技術(shù)專區(qū)

TECHNOLOGY

基線漂移:系統(tǒng)化的快速仿真和測量方法

高速串行數(shù)據(jù)傳輸可能會遭受裕量損失，以及交流耦合之類機制引起的基線漂移所導(dǎo)致的數(shù)據(jù)錯誤。我們將展示一種可快速跨越所需較大頻率范圍的基線漂移快速分析方法，并考慮其在逐位分析和統(tǒng)計分析中的實現(xiàn)。我們將在 PAM4 信令的極端信號情況下演示這種方法，并展示測量和仿真的相關(guān)性。

高速串行數(shù)據(jù)傳輸可能會遭受裕量損失，以及交流耦合之類機制引起的基線漂移所導(dǎo)致的數(shù)據(jù)錯誤。我們將展示一種可快速跨越所需較大頻率范圍的基線漂移快速分析方法，并考慮其在逐位分析和統(tǒng)計分析中的實現(xiàn)。我們將在 PAM4 信令的極端信號情況下演示這種方法，并展示測量和仿真的相關(guān)性。
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根據(jù) S 參數(shù)計算時域阻抗曲線:挑戰(zhàn)與方法

在根據(jù)測量的 S 參數(shù)計算時域阻抗曲線時，我們會面臨兩種類型的問題。第一個問題是由于采樣的 S 參數(shù)質(zhì)量較差所致，例如分辨率不足、頻帶限制、噪聲等。第二個問題為以下事實：即使使用理想數(shù)據(jù)，計算出的阻抗曲線也無法顯示連接器各部分的正確特性阻抗，因為多次反射掩蓋了遠(yuǎn)端部分特性阻抗的“真實”值,在本文中，我們將解決這兩個問題。

在根據(jù)測量的 S 參數(shù)計算時域阻抗曲線時，我們會面臨兩種類型的問題。第一個問題是由于采樣的 S 參數(shù)質(zhì)量較差所致，例如分辨率不足、頻帶限制、噪聲等。第二個問題為以下事實：即使使用理想數(shù)據(jù)，計算出的阻抗曲線也無法顯示連接器各部分的正確特性阻抗，因為多次反射掩蓋了遠(yuǎn)端部分特性阻抗的“真實”值,在本文中，我們將解決這兩個問題。
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單端信號過孔間串?dāng)_的時域和頻域分析

在當(dāng)今的快速開關(guān)數(shù)據(jù)速率下，通過 PCB 空腔的過孔間串?dāng)_可能比走線間耦合更為復(fù)雜。本文通過仿真和測量測試板，對造成過孔間耦合的根本原因的物理基礎(chǔ)進行了分析，以說明相關(guān)原理。基于根本原因，探討并演示了減少噪聲的方法。

在當(dāng)今的快速開關(guān)數(shù)據(jù)速率下，通過 PCB 空腔的過孔間串?dāng)_可能比走線間耦合更為復(fù)雜。本文通過仿真和測量測試板，對造成過孔間耦合的根本原因的物理基礎(chǔ)進行了分析，以說明相關(guān)原理?；诟驹颍接懖⒀菔玖藴p少噪聲的方法。
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通過使用基于 PDN 共振峰的最壞情況數(shù)據(jù)模式來分析電源完整性對 FPGA DDR4 存儲器接口中的信號完整性的影響

在基于供電網(wǎng)絡(luò) (PDN) 的共振峰創(chuàng)建的布局前、布局后和系統(tǒng)驗證數(shù)據(jù)模式中分析電源完整性對 FPGA DDR4存儲器接口中的信號完整性的影響。使用 FPGA 配置的矢量網(wǎng)絡(luò)分析儀 (VNA) 測量 PDN 阻抗曲線。創(chuàng)建多個測試數(shù)據(jù)模式，以便將電源的電流頻譜分量與 PDN 共振峰疊加在一起，并演練傳輸線多次反射累積效應(yīng)。然后將這些數(shù)據(jù)模式用于識別導(dǎo)致信號完整性衰減的主導(dǎo)因素。

在基于供電網(wǎng)絡(luò) (PDN) 的共振峰創(chuàng)建的布局前、布局后和系統(tǒng)驗證數(shù)據(jù)模式中分析電源完整性對 FPGA DDR4存儲器接口中的信號完整性的影響。使用 FPGA 配置的矢量網(wǎng)絡(luò)分析儀 (VNA) 測量 PDN 阻抗曲線。創(chuàng)建多個測試數(shù)據(jù)模式，以便將電源的電流頻譜分量與 PDN 共振峰疊加在一起，并演練傳輸線多次反射累積效應(yīng)。然后將這些數(shù)據(jù)模式用于識別導(dǎo)致信號完整性衰減的主導(dǎo)因素。
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隔離電源完整性對信號完整性的影響類型的案例研究，以及緩解方法

電源和信號完整性之間的交互往往錯綜復(fù)雜且令人混淆。隨著單端 DDR 總線逐漸達(dá)到與許多常用差分 SerDes通道相同的數(shù)據(jù)速率，更好地了解這一交互變得越發(fā)的緊迫。在本文中，我們將討論電源和信號完整性彼此交互的一些主要方式，介紹若干案例來展示存在此類交互的情形，并提供可能的緩解方法。

電源和信號完整性之間的交互往往錯綜復(fù)雜且令人混淆。隨著單端 DDR 總線逐漸達(dá)到與許多常用差分 SerDes通道相同的數(shù)據(jù)速率，更好地了解這一交互變得越發(fā)的緊迫。在本文中，我們將討論電源和信號完整性彼此交互的一些主要方式，介紹若干案例來展示存在此類交互的情形，并提供可能的緩解方法。
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誤碼率和通道操作裕量方法的通道合規(guī)性評估：差異源自哪里？

分析了針對通道操作裕量 (Channel Operation Margin (COM)) 規(guī)定的計算程序，并將其與傳統(tǒng)的統(tǒng)計眼圖／誤碼率分析進行比較。結(jié)果表明，通道操作裕量可能會高估串?dāng)_的影響；另外根據(jù)一系列因素，還可能會高估或低估發(fā)送抖動的影響。我們提出了一種方案，即通過修改通道操作裕量程序來消除這些問題，并且不會額外增加大量的工作。

分析了針對通道操作裕量 (Channel Operation Margin (COM)) 規(guī)定的計算程序，并將其與傳統(tǒng)的統(tǒng)計眼圖／誤碼率分析進行比較。結(jié)果表明，通道操作裕量可能會高估串?dāng)_的影響；另外根據(jù)一系列因素，還可能會高估或低估發(fā)送抖動的影響。我們提出了一種方案，即通過修改通道操作裕量程序來消除這些問題，并且不會額外增加大量的工作。
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千兆位鏈路的自動化驗證方案

千兆位串行鏈路呈現(xiàn)了當(dāng)今設(shè)計者面臨的一些最嚴(yán)格的信號完整性挑戰(zhàn)。現(xiàn)代設(shè)計中大量的信道使得分析模擬和布線后驗證變得困難——每個信道都必須單獨建模和分析，這需要一個自動化、高效的過程才能成功。本次網(wǎng)絡(luò)研討會將討論各種建模及仿真方式的應(yīng)用場景，以及有效的串行信道驗證要求，并展示如何實現(xiàn)這些要求進行高效的 Serdes 仿真。

PCB設(shè)計高效驗證方法

當(dāng)今的PCB設(shè)計中布線密度越來越高，快速跳變沿的I/O驅(qū)動器也使得設(shè)計復(fù)雜度日益增加，對徹底驗證設(shè)計的電氣性能也提出了更高的挑戰(zhàn)。本次研討會將為大家介紹利用Hyperlynx DRC, 進行快而精準(zhǔn)的驗證驗證方法，以保證電氣性能可靠性。