·Cerebrus 采用獨特的機器學習ML技術(shù)，推動 Cadence RTL-to-signoff 實現(xiàn)流程，提供高達 10 倍的生產(chǎn)力，將設計實現(xiàn) 的 PPA 結(jié)果提高 20%

·采用可重復使用、可移植的增強學習模型，每次使用均可提高效率

·與傳統(tǒng)的人工設計過程相比，可實現(xiàn)更高效的本地和云計算資源管理

·在多個工藝節(jié)點和多個終端應用中均可顯著提高 PPA 和生產(chǎn)力，包括消費電子、超大規(guī)模計算、5G 通信、汽車電子和移動設備等

中國上海，2021年7月23日——楷登電子（美國 Cadence 公司，NASDAQ：CDNS）今日宣布推出 Cadence? CerebrusTM Intelligent Chip Explorer——首款創(chuàng)新的基于機器學習 （ML）的設計工具，可以擴展數(shù)字芯片設計流程并使之自動化，讓客戶能夠高效達成要求嚴苛的芯片設計目標。Cerebrus 和 Cadence RTL-to-signoff 流程強強聯(lián)合，為高階工藝芯片設計師、CAD 團隊和 IP 開發(fā)者提供支持，與人工方法相比，將工程生產(chǎn)力提高多達 10 倍，同時最多可將功耗、性能和面積 （PPA） 結(jié)果改善 20%。

隨著 Cerebrus 加入到Cadence廣泛的數(shù)字產(chǎn)品系列中，Cadence現(xiàn)在可以提供業(yè)界最先進的基于機器學習的數(shù)字全流程，從綜合到實現(xiàn)和簽核。這款新工具與多個領先云服務商合作啟用了云計算服務，可利用高度可擴展的計算資源，快速滿足包括消費電子、超大規(guī)模計算、5G 通信、汽車和移動等廣泛市場的設計要求。

Cerebrus 為客戶帶來以下優(yōu)勢：

·增強的機器學習：快速找到工程師可能不會嘗試或探索的流程解決方案，提高 PPA 和生產(chǎn)力。

·機器學習模型復用：允許將設計學習經(jīng)驗自動應用于未來的設計，縮短獲得更好結(jié)果的時間。

·提高生產(chǎn)力：讓一位工程師同時為多個區(qū)塊自動優(yōu)化完整的 RTL-to-GDS 流程，提高整個設計團隊的工作效率。

·大規(guī)模分布式計算：提供可擴展的本地或基于云的設計探索，實現(xiàn)更快的流程優(yōu)化。

·易于使用的界面：強大的用戶管理工具，支持交互式結(jié)果分析和運行管理，以獲得對設計指標的深入了解。

“在此之前，沒有一種自動化的方式可以幫助設計團隊來重復利用過去積累的設計知識，每個新項目都要花費過多的時間進行再次經(jīng)驗學習，這也會影響項目的盈利空間?！盋adence 公司資深副總裁兼數(shù)字與簽核事業(yè)部總經(jīng)理 Chin-Chi Teng 博士說，“Cerebrus 的面世標志著 EDA 行業(yè)迎來了一場顛覆性的革新，以機器學習為核心的數(shù)字芯片設計工具將讓工程團隊有更多機會在項目中發(fā)揮更大的影響力，因為他們可以告別重復性的手動流程。隨著行業(yè)繼續(xù)向先進工藝節(jié)點發(fā)展，設計規(guī)模和復雜性不斷增加，Cerebrus 可以幫助設計人員更有效地實現(xiàn) PPA 目標?！?/p>

Cerebrus 是更廣泛的 Cadence 數(shù)字全流程的一部分，可與 Genus? Synthesis Solution綜合解決方案、Innovus? Implementation System設計實現(xiàn)系統(tǒng)、Tempus? Timing Signoff Solution時序簽核解決方案、Joules? RTL Power Solution、Voltus? IC Power Integrity SolutionIC電源完整性解決方案和 Pegasus? Verification System 各個工具平臺無縫集成合作，為客戶提供快速的設計收斂和更好的可預見性。這款全新工具和更廣泛的設計流程支持 Cadence 的智能系統(tǒng)設計（Intelligent System Design?）戰(zhàn)略，該戰(zhàn)略旨在驅(qū)動普適智能，實現(xiàn)卓越設計。

客戶反饋

“為了最大化有效地使用最新的工藝節(jié)點創(chuàng)造新的設計，我們工程團隊需要持續(xù)開發(fā)的先進數(shù)字設計實現(xiàn)流程。對于實現(xiàn)更高效的產(chǎn)品開發(fā)，設計實現(xiàn)流程能夠自動優(yōu)化已變得至關(guān)重要。Cerebrus 憑借其創(chuàng)新的機器學習能力，搭載 Cadence RTL-to-signoff 工具流程，能夠提供自動化流程優(yōu)化和布局規(guī)劃優(yōu)化，將設計性能提高 10% 以上。鑒于項目的成功經(jīng)驗，我們將在最新設計項目開發(fā)中采用該工具流程?！?/p>

- Satoshi Shibatani，Renesas 共享研發(fā) EDA 部門數(shù)字設計技術(shù)部總監(jiān)

“隨著 Samsung Foundry不斷部署最先進的制程節(jié)點，非常有必要確保我們的設計技術(shù)協(xié)同優(yōu)化 （DTCO） 計劃高效進行，我們一直在尋找創(chuàng)新的方法，以便在芯片實現(xiàn)中超越 PPA 目標。作為我們與 Cadence 公司長期合作的一部分，Samsung Foundry 已經(jīng)在多個應用中使用了 Cerebrus 和 Cadence 的數(shù)字設計實現(xiàn)流程。其中，在一些非常關(guān)鍵的模塊上，僅用幾天時間就降低了超過8%的功耗，而過去通過人工操作需要幾個月才能實現(xiàn)。此外，我們正在使用 Cerebrus 進行自動布局規(guī)劃電源分配網(wǎng)絡選型，這使得最終設計時序提高了 50% 以上。由于 Cerebrus 和數(shù)字實現(xiàn)流程提供了更好的 PPA 結(jié)果和顯著的生產(chǎn)力提升，該解決方案已成為我們 DTCO 計劃的寶貴補充。”

- Sangyun Kim，Samsung Foundry 設計技術(shù)副總裁