將二維材料集成到傳統(tǒng)的半導(dǎo)體制造工藝中可能是芯片行業(yè)歷史上更激進(jìn)的變化之一。

盡管在半導(dǎo)體制造中引入任何新材料都會(huì)帶來(lái)痛苦和這么，但過(guò)渡到金屬二硫?qū)倩?(TMD：transition metal dichalcogenides) 支持各種新的器件概念，包括BEOL晶體管和單晶體管邏輯門。新的背柵（back-gate ）和分柵（split-gate）晶體管已經(jīng)顯示出二維設(shè)計(jì)的前景。

一段時(shí)間以來(lái)，人們已經(jīng)了解了諸如 MoS 2和 WS 2等 TMD 對(duì)晶體管溝道的優(yōu)勢(shì)。隨著器件的縮小，溝道厚度也需要縮小，以最大限度地減少短溝道效應(yīng)。然而，在硅中，非常薄的層會(huì)受到載流子遷移率降低的影響。陷阱（ traps ）和其他界面缺陷（interface defects）的影響壓倒了體積特性。

相比之下，二維材料沒(méi)有平面外懸掛鍵（out-of-plane dangling bonds,），從而減少或消除了界面效應(yīng)。雖然業(yè)界一致認(rèn)為 3nm 是硅溝道的實(shí)際厚度限制，但 MoS 2單層的厚度小于 1nm。

直到最近，接觸電阻還是采用 TMD 的最大障礙。然而，在過(guò)去一年左右的時(shí)間里，銻和鉍等半金屬已成為潛在的解決方案。半金屬往往不會(huì)在半導(dǎo)體帶隙中產(chǎn)生電子態(tài)，因?yàn)樗鼈儽旧頉](méi)有帶隙，并且它們?cè)谫M(fèi)米能級(jí)處具有低態(tài)密度。

盡管如此，將 TMD 與現(xiàn)有的半導(dǎo)體制造基礎(chǔ)設(shè)施集成仍然具有挑戰(zhàn)性。所涉及的許多材料——鉬、硫、銻和鉍等——對(duì)行業(yè)來(lái)說(shuō)都是新的，可能對(duì)現(xiàn)有工藝有害。

制造 TMD 單層

最好的 TMD 單層是通過(guò)從塊狀材料上剝離或在藍(lán)寶石上進(jìn)行分子束外延制造的，這兩種方法都需要隨后轉(zhuǎn)移到傳統(tǒng)晶圓上。雖然它是一種對(duì)制造更友好的工藝，但金屬有機(jī)化學(xué)氣相沉積需要非常高的沉積溫度，并且可以將碳副產(chǎn)物摻入沉積膜中。

在最近的 VLSI 技術(shù)研討會(huì)上，英特爾的組件研究工程師 Kirby Maxey 和他的同事指出，實(shí)際上 TMD 晶體管有兩種不同的用例。一種是在生產(chǎn)線前端（ front-end-of-line），它使用 TMD 代替高性能 finFET 或硅納米片晶體管。這種應(yīng)用依賴于高質(zhì)量的單晶層，此時(shí)需要在 1,000°C 附近的沉積溫度。英特爾小組表明，金屬有機(jī)前體物質(zhì)的熱解會(huì)導(dǎo)致碳沉積以及 TMD，但替代前體和優(yōu)化的工藝條件可以提高薄膜質(zhì)量。

第二個(gè)潛在用例將 TMD 放置在第二（或第三）有源層中，與中間金屬和接觸層垂直堆疊。一旦金屬層在晶圓上，沉積溫度就會(huì)受到更多限制。但是這些后端產(chǎn)線（back-end-of-line）晶體管可能更大，并且能夠使用更厚的多晶通道。成功的沉積工藝需要與沉積發(fā)生時(shí)晶圓上的任何材料兼容。

高度縮放的 FEOL 設(shè)備尋求最小化溝道厚度，僅使用單層 TMD 材料。在第二層開(kāi)始生長(zhǎng)之前，第一個(gè)成核位點(diǎn)應(yīng)該合并成一個(gè)連續(xù)的薄膜。在今年的材料研究學(xué)會(huì)春季會(huì)議上發(fā)表的工作中，亞琛工業(yè)大學(xué)的研究員 Songyao Tang 及其同事分析了 WS 2單分子層的生長(zhǎng)和聚結(jié)。隨著initial nucleation islands變大，他們發(fā)現(xiàn)中心到邊緣的距離超過(guò)了吸附原子的遷移距離。當(dāng)吸附原子無(wú)法到達(dá)微晶的邊緣時(shí)，就會(huì)形成雙層。通常，過(guò)早的雙層可以覆蓋薄膜總表面積的 30%。

亞琛工業(yè)大學(xué)小組確定了幾種減少雙層形成的方法。如果每個(gè)單獨(dú)的微晶都更小，那么吸附原子就不需要走那么遠(yuǎn)就能到達(dá)邊緣。因此，一種可能的解決方案是減小 grain size，同時(shí)增加nucleation位置的數(shù)量。英特爾小組將這一想法更進(jìn)一步，使用過(guò)渡金屬氧化物模式作為與硫?qū)僭厍绑w反應(yīng)的模板。使用模板，工藝工程師可以控制 TMD 晶粒相對(duì)于預(yù)期電路圖案的位置和方向。

較高的沉積溫度通過(guò)增加吸附原子在結(jié)合到生長(zhǎng)膜中之前可以遷移的距離來(lái)減少雙層形成。不過(guò)，TMD 沉積溫度已經(jīng)相當(dāng)高，制造商希望降低它們。最后，降低生長(zhǎng)速率使每個(gè)吸附原子有更多時(shí)間在被隨后的生長(zhǎng)掩埋之前找到一個(gè)能量有利的位置。

新器件設(shè)計(jì)支持新邏輯概念

隨著提議的器件設(shè)計(jì)走向制造，工藝工程師必須確定是否存在合理的集成方案。例如，許多提議的設(shè)計(jì)依賴于背柵，要么應(yīng)用一般的反向偏置，要么形成單獨(dú)控制的局部柵極。雖然這樣的設(shè)計(jì)相對(duì)容易通過(guò)層轉(zhuǎn)移技術(shù)制造，但直接在預(yù)先存在的柵極電介質(zhì)上生長(zhǎng)高質(zhì)量的 TMD 材料并不那么簡(jiǎn)單。

圖 1：具有可以強(qiáng)烈累積的厚而均勻的 EOT，全背柵配置產(chǎn)生最高的離子 (a)；頂柵+FBG有不同的EOT，單獨(dú)掃過(guò)；本地背柵 (c) 和連接的雙柵 (d) 提供了 EOT 擴(kuò)展的好處。資料來(lái)源：IMEC

在 12 月的 IEEE 電子器件會(huì)議上展示的工作中，Imec 的研究員 Quentin Smets 及其同事提出了四種不同的設(shè)計(jì)——僅全背柵、頂柵加全背柵設(shè)計(jì)、僅局部背柵和頂柵加局部背柵設(shè)計(jì)門“連接雙門”設(shè)計(jì)。其中，連接的雙門設(shè)計(jì)提供了最好的溝道控制，但結(jié)果不太一致。局部背柵處理導(dǎo)致通道中的形貌。在最短的柵極長(zhǎng)度處，頂部柵極電極和電介質(zhì)之間存在間隙，這可能是由于蝕刻不完全。這些不太理想的結(jié)果增加了可變性并為工藝改進(jìn)提供了機(jī)會(huì)，但 CDG 設(shè)計(jì)仍然提供始終如一的更好性能。

在硅GAA設(shè)計(jì)中，整個(gè)門在電氣上是一個(gè)單一的單元。只有一個(gè)偏置旋鈕。使用雙獨(dú)立門，有兩個(gè)。具有兩個(gè)輸入信號(hào)和一個(gè)輸出信號(hào)的器件可能定義一個(gè)單晶體管邏輯門。傳統(tǒng)的門需要至少兩個(gè)晶體管。相比之下，單晶體管門在更小的電路占位面積內(nèi)提供相同的功能。臺(tái)積電的 Yun-Yan Chung 及其同事于 2020 年首次提出了基于獨(dú)立控制的頂柵和底柵的單晶體管柵極。最近，韓國(guó)仁荷大學(xué)的 Minjong Lee 及其同事展示了帶有分離頂柵的設(shè)備。在他們的 AND-FET 晶體管/柵極中，柵極的兩半垂直于溝道。僅當(dāng)柵極的兩半都“開(kāi)啟”時(shí)，晶體管才“開(kāi)啟”?；蛘?，在 OR-FET 晶體管/柵極中，柵極的一半與通道平行。如果柵極的任何一半“開(kāi)啟”，則晶體管“開(kāi)啟”。

縱向和橫向Split-Gate模型

圖 2：AND-FET（a、b、c）和 OR-FET（d、e、f）的圖像、電路圖和 3D 示意俯視圖。資料來(lái)源：知識(shí)共享

結(jié)論

現(xiàn)在說(shuō)基于過(guò)渡金屬二硫化物通道的單晶體管門是否是數(shù)字邏輯的未來(lái)，或者晶體管最終是否會(huì)進(jìn)入 BEOL 堆棧還為時(shí)過(guò)早。但隨著硅的終結(jié)——這一次可能是真的——這些材料提供了一種對(duì)后硅未來(lái)的看法。

審核編輯 ：李倩