誕生50幾年來(lái)，摩爾定律一直是半導(dǎo)體行業(yè)的主要推動(dòng)力。當(dāng)我們談?wù)撃柖蓵r(shí)，所談的不僅是一項(xiàng)晶體管數(shù)量相關(guān)的經(jīng)驗(yàn)法則，更是一本為行業(yè)公認(rèn)的經(jīng)濟(jì)賬，一種足以驅(qū)動(dòng)各大芯片制造商未來(lái)產(chǎn)品戰(zhàn)略的方法論。

片上系統(tǒng)（SoC）作為完美踐行了這一法則的模范架構(gòu)，在多年中幫助很多企業(yè)在商業(yè)上取得了巨大的成功。但在進(jìn)入10nm制造節(jié)點(diǎn)之后，SoC的量產(chǎn)成本逐漸突破了市場(chǎng)所能承受的極限，其市場(chǎng)表現(xiàn)也與當(dāng)初的預(yù)測(cè)愈行愈遠(yuǎn)。當(dāng)然，摩爾定律也并非一成不變，它需要有更符合未來(lái)創(chuàng)新需求的靈活商業(yè)模式，以適應(yīng)更長(zhǎng)時(shí)間的增長(zhǎng)。在這樣的趨勢(shì)中，越來(lái)越多的芯片廠商開(kāi)始從SoC架構(gòu)轉(zhuǎn)向Chiplet。

SoC：良率之下的成本危機(jī)

在半導(dǎo)體行業(yè)，良率已經(jīng)成了與制程同等重要的行業(yè)性難題，生產(chǎn)大型SoC之所以難以為繼，核心原因就是良率降低引起的硬件成本飆升，全球三大半導(dǎo)體代工廠無(wú)不為良率困擾。誰(shuí)贏得了良率，誰(shuí)就會(huì)贏得未來(lái)。簡(jiǎn)單的說(shuō)，芯片良率就是晶圓上合格芯片數(shù)量與芯片總數(shù)的比值，這個(gè)數(shù)值越大，說(shuō)明有用芯片數(shù)量越多，浪費(fèi)越少，成本越低，利潤(rùn)越高。芯片尺寸和制程都會(huì)直接影響良率。與面積較小的芯片相比，大型單一芯片更容易出現(xiàn)不可逆轉(zhuǎn)的缺陷。以臺(tái)積電5nm工藝晶圓測(cè)試為例，18mm2芯片的平均良率約為80%，而100mm2芯片的良率則會(huì)驟降至32%。 先進(jìn)工藝的發(fā)展也會(huì)進(jìn)一步引發(fā)良率的挑戰(zhàn)。隨著工藝節(jié)點(diǎn)不斷縮小，足以引發(fā)芯片嚴(yán)重問(wèn)題的缺陷尺寸也越來(lái)越小。例如，對(duì)于45nm制造節(jié)點(diǎn)，＜9nm的缺陷是可接受的，但對(duì)于5nm制造節(jié)點(diǎn)，僅僅1nm的缺陷就可能讓芯片報(bào)廢。此外，隨著制造工藝提升，光刻技術(shù)的制造成本也越來(lái)越高，從而增加了成本。

增加芯片尺寸的芯片成本變化，先進(jìn)工藝節(jié)點(diǎn)上的芯片制造的良率問(wèn)題，已成為全球三大代工廠的競(jìng)爭(zhēng)焦點(diǎn)。三星基于GAA結(jié)構(gòu)的3nm制程芯片正式進(jìn)入量產(chǎn)，由于其良率未能達(dá)到預(yù)期，其晶圓代工業(yè)務(wù)飽受爭(zhēng)議（有消息稱，三星3nm工藝良率僅在10%到20%之間）。此外，英特爾原計(jì)劃于2021年底上市的7nm芯片，也因工藝存在缺陷，導(dǎo)致良率下降，發(fā)布時(shí)間推遲6個(gè)月。無(wú)法停步的良率危機(jī)表明半導(dǎo)體行業(yè)已經(jīng)達(dá)到了一個(gè)臨界點(diǎn)，而 Chiplet就是下一個(gè)階段的答案。

Chiplet成本方程①

面積減法，良率提升

傳統(tǒng)的SoC通常將多個(gè)負(fù)責(zé)不同類型計(jì)算任務(wù)的計(jì)算單元，通過(guò)光刻的形式制作到同一塊晶圓上。而Chiplet將復(fù)雜芯片拆解成一組具有單獨(dú)功能的小芯片單元die，再通過(guò)die-to-die將模塊（Top dies）芯片和底層基礎(chǔ)（Base die）芯片封裝組合在一起，減少整個(gè)芯片面積，以提升良率。 通過(guò)使用與SoC相同的標(biāo)準(zhǔn)光刻程序，芯片制造商可以用同樣的晶圓生產(chǎn)出更多面積更小，良率更高的Chiplet，并進(jìn)行單獨(dú)的KGD（Known good die）測(cè)試，重新組裝并封裝到完整的芯片中。對(duì)于與SoC情況相同的故障分布，Chiplet上因缺陷導(dǎo)致的廢棄約為SoC的4分之1。

AMDEPYC AMD最早在其第一代 EPYC 數(shù)據(jù)中心處理器重采用了Chiplet方案，“基于AMD內(nèi)部良率模型和使用成熟工藝的缺陷密度數(shù)據(jù)，我們估計(jì)四個(gè)chiplet設(shè)計(jì)的最終成本僅為單片架構(gòu)的約0.59。”

Chiplet成本方程②

制程加法，良率提升

除了良率問(wèn)題，先進(jìn)制程的費(fèi)用也是制約芯片成本的一大因素。傳統(tǒng)的SoC，所有模塊都需要在相同工藝節(jié)點(diǎn)下制作。然而，并非所有芯片都適用于先進(jìn)制程。例如，射頻前端作為模擬芯片，其特征尺寸的縮小并不能帶來(lái)性能的提升，在先進(jìn)制程下，單位芯片成本不降反升。在Chiplet架構(gòu)中，不同的模塊可以被拆解出來(lái)，通過(guò)更適合的工藝節(jié)點(diǎn)來(lái)制造。如在運(yùn)算核心采用先進(jìn)制程，射頻前端等模塊采用成熟制程。設(shè)計(jì)師還可以將大型SRAM存儲(chǔ)器從計(jì)算邏輯芯片中拆分出來(lái)，優(yōu)化其制程，能帶來(lái)更好的整體性能指標(biāo)提升。由此可以大幅減少芯片對(duì)先進(jìn)制程的依賴，從而降低芯片的量產(chǎn)成本。

不久的將來(lái)，芯片制造商將有望從不同代工廠處采購(gòu)不同工藝、甚至不同材質(zhì)生產(chǎn)的標(biāo)準(zhǔn)化Chiplet，快速把它們組裝成一個(gè)SoC級(jí)的大芯片，以進(jìn)行最終驗(yàn)證和測(cè)試，就像今天SoC設(shè)計(jì)師從不同供應(yīng)商那里采購(gòu)IP一樣。

Chiplet成本方程③

設(shè)計(jì)難度減法，IP硬核復(fù)用

在芯片開(kāi)發(fā)中，制造商不僅要面臨與芯片尺寸和工藝節(jié)點(diǎn)提升帶來(lái)的成本挑戰(zhàn)，芯片的設(shè)計(jì)成本也在不斷上漲。芯片設(shè)計(jì)成本通常包含工程師的人力成本、EDA等開(kāi)發(fā)工具、設(shè)備、場(chǎng)地、IP等費(fèi)用。 研發(fā)一款傳統(tǒng)SoC芯片，需要設(shè)計(jì)出芯片上的所有模塊，不但設(shè)計(jì)周期漫長(zhǎng)，設(shè)計(jì)費(fèi)用也居高不下。而Chiplet架構(gòu)中，芯片在設(shè)計(jì)層面被分為核心芯粒和非核心芯粒兩部分，客戶可以直接向第三方公司采購(gòu)非核心芯粒，從而簡(jiǎn)化芯片設(shè)計(jì)難度，提高設(shè)計(jì)成功率并縮短設(shè)計(jì)周期。此外，這些成熟的Chiplets，基于KGD（已知良品芯片）設(shè)計(jì)，可廣泛復(fù)用于其他芯片中，在保證良率的前提下繼續(xù)提升單顆芯片性能。

Chiplet成本方程④

上市周期減法

設(shè)計(jì)周期與上市時(shí)間息息相關(guān)。在激烈的市場(chǎng)競(jìng)爭(zhēng)中，僅僅有一個(gè)好產(chǎn)品是不夠的，企業(yè)必須要竭盡所能縮短上市周期，以確保競(jìng)爭(zhēng)優(yōu)勢(shì)。相比傳統(tǒng)SoC原型設(shè)計(jì)之后“一個(gè)也不能少”的軟硬件協(xié)同驗(yàn)證、后端與物理設(shè)計(jì)、流片制造、封裝測(cè)試全流程，Chiplet是一個(gè)已經(jīng)走完了設(shè)計(jì)、制造、測(cè)試流程的成品小裸片，僅需要做一次封裝就可以使用起來(lái)。通過(guò)組合現(xiàn)有KGD與可配置硬件，針對(duì)應(yīng)用提供定制化解決方案，Chiplet可以在保障、提升芯片性能的情況下，滿足快速TTM需求（Time to market），幫助企業(yè)在競(jìng)爭(zhēng)中贏得優(yōu)勢(shì)。

芯片研發(fā)已然成了全球最昂貴的賽道，從芯片架構(gòu)到工藝制程再到設(shè)計(jì)模式，每一個(gè)潛在變量都會(huì)引發(fā)最終成本的雪崩。Chiplet的出現(xiàn)，給SoC主導(dǎo)多年卻日漸式微的半導(dǎo)體行業(yè)開(kāi)辟了一條新的通道。而這條新路的出現(xiàn)絕非偶然，它是行業(yè)巨頭們耗費(fèi)多年精力，在芯片功耗、性能、成本、上市周期幾者間找到的絕佳平衡，是為了讓行業(yè)賴以生存的經(jīng)濟(jì)規(guī)律持續(xù)下去積極為之的變化。從SoC走向Chiplet，不是為放棄，是為了讓摩爾定律涅槃重生。

審核編輯：郭婷