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SystemVerilog coding過程中你在哪里聲明臨時變量

芯片驗證工程師 ? 來源:芯片驗證工程師 ? 2023-03-08 13:08 ? 次閱讀
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眾所周知,語句塊中需要用到的變量只能在語句塊最開始定義。


task some_task();          
  // do some stuff          
  // ...          
            
  // want to do some stuff here, but need a new var          
endtask
你正在編寫task,需要執(zhí)行一些過程語句,然后在某個時候你發(fā)現(xiàn)需要添加新變量。 你第一反應可能是在最頂部定義新變量,即使你真正使用的地方離變量聲明的地方很遠,這樣的代碼可讀性并不是很好,你可能需要往前翻很多行才能找到變量的聲明以及確認初始值。

task some_task();          
  int some_var; // defined here, but used way farther down          
  // doing some stuff          
  // ...          
            
  // do some stuff here with 'some_var'          
endtask

 所以,建議當你只需要一個臨時的/一次性的變量時,你可以就在使用的地方(begin--end語句塊中)聲明就好了

task some_task();
  // do some stuff
  // ...
  
  begin
    int some_var;
    //do some stuff here with 'some_var'
  end
  
  // carry on with other statements
  // ...
endtask

????

審核編輯:湯梓紅

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原文標題:SystemVerilog coding過程中你在哪里聲明臨時變量

文章出處:【微信號:芯片驗證工程師,微信公眾號:芯片驗證工程師】歡迎添加關注!文章轉載請注明出處。

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