調制解調verilog程序開發(fā)需求
功能需求：
開發(fā)調制解調verilog程序。要求數(shù)據(jù)上行速率1.25Gbps以上。下行速率較低，100M以上即可。
程序包括：
發(fā)射調制（數(shù)據(jù)編碼等）、接收解調（接收同步、接收均衡等）。
備注：
可用256QAM或其他，以功能實現(xiàn)為主。
發(fā)送接收數(shù)據(jù)都是以FIFO形式跟其他部分程序交互。
應用場景：
戶外，直線，無遮擋物，無其他通信設備干擾，1km通信距離，點對點傳輸。
硬件平臺初步考慮：
ZYNQ/MPSOC + adrv9009
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