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Serder速率和以太網(wǎng)速率關系

廣東萬連科技有限公司 ? 2025-04-10 07:34 ? 次閱讀
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Serder速率從56G向112G甚至224G演進,銅纜傳輸速率也將向224Gbps發(fā)展,目前以太網(wǎng)速率已從1Gbps提升至800Gbps,未來將向1.6Tbps方向發(fā)展。Serder速率和以太網(wǎng)速率究竟什么關系?為何提到高速銅纜有說224G,也有說800Gbps,今天我們給各位說說看。

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以太網(wǎng)速率標準演進趨勢

Serder速率與以太網(wǎng)速率的關系可通過以下分析進行說明


SerDes 全稱是 Serializer(串行器)/Deserializer(解串器),是一種主流的時分多路復用(TDM)、點對點(P2P)的串行通信技術。在發(fā)送端,它將多路低速并行信號轉(zhuǎn)換成高速串行信號,通過光纜或銅線等傳輸媒體傳輸,到達接收端后,再把高速串行信號重新轉(zhuǎn)換成低速并行信號。

在 SerDes 流行之前,芯片之間大多依靠系統(tǒng)同步或源同步并行接口傳輸數(shù)據(jù)。但隨著技術發(fā)展,傳統(tǒng)并行接口弊端盡顯。一方面,并行接口需要大量的連接線,,引腳數(shù)目多,布線復雜,不僅占用大量電路板空間,還極易引發(fā)布線沖突。而且,并行數(shù)據(jù)傳輸時,每個 bit 的傳播延時難以保證一致,時鐘到達不同芯片的延時也不同,這些因素大大限制了數(shù)據(jù)傳輸速度的提升,同步開關噪聲(SSN)問題更是成為提高傳輸帶寬的瓶頸。

相較而言,SerDes 技術優(yōu)勢突出。它充分利用通信信道容量,極大減少了所需的傳輸信道和器件引腳數(shù)目,使得信號傳輸速度顯著提升,通信成本大幅降低。以常見的 DDR3 - 1600 為例,16bits 位寬的線速率為 1.6Gbps * 16 = 25Gbps,卻需要 50 個引腳;而一個 SerDes 通道僅使用 4 個引腳(Tx + /- ,Rx + /- ),目前的 FPGA 就能做到高達 28Gbps 的傳輸速率。同時,SerDes 采用差分傳輸方式,抗噪聲、抗干擾能力強,能有效降低開關噪聲,并且具備強大的擴展能力,功耗和封裝成本也更低。

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SerDes 技術的結構剖析

速率演進關系

Serder是高速銅纜傳輸技術中的關鍵組件,其速率從56Gbps演進至112Gbps,甚至更高(如224Gbps)以匹配以太網(wǎng)速率的提升。目前以太網(wǎng)速率已從1Gbps提升至800Gbps,未來將向1.6Tbps方向發(fā)展。例如:

800G以太網(wǎng)對應Serder速率112Gbps(800/56=1.43,近似為2倍提升);

若未來達到224Gbps以太網(wǎng),Serder速率需提升至224Gbps(224/56=4倍提升)。

在通信系統(tǒng)中,SerDes(Serializer/Deserializer)速率和以太網(wǎng)數(shù)據(jù)速率之間的關系取決于具體實現(xiàn)和協(xié)議標準。以下是兩者的關鍵概念及典型對應關系:

SerDes速率基本定義:

SerDes是一種將并行數(shù)據(jù)轉(zhuǎn)換為高速串行信號的接口技術,其速率通常指單條串行通道的線速率(單位:Gbps)。例如,一個10 Gbps的SerDes通道每秒傳輸10Gbit的原始串行數(shù)據(jù)。

以太網(wǎng)數(shù)據(jù)速率定義:

以太網(wǎng)標準定義的速率是有效數(shù)據(jù)吞吐量單位:Mbps/Gbps),即MAC層可用的實際數(shù)據(jù)速率,不包括物理層編碼開銷(如前導碼、幀間隔等)。

速率對應關系

以太網(wǎng)的實際線速率需考慮編碼開銷(如8B/10B、64B/66B等),因此SerDes速率通常高于以太網(wǎng)標稱速率。常見對應關系如下:

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鍵點:

編碼開銷會導致SerDes速率高于以太網(wǎng)標稱速率(如1GbE需要1.25 Gbps的SerDes)。

高速以太網(wǎng)(如100GbE)通常通過多通道SerDes實現(xiàn)(如4×25 Gbps或10×10 Gbps)。

示例說明

10GbE與SerDes:

標稱10 Gbps的以太網(wǎng),因64B/66B編碼(開銷約3%),實際需要SerDes運行在10.3125 Gbps。

100GbE與4×25G SerDes:

通過4條25.78125 Gbps的SerDes通道實現(xiàn)100 Gbps的有效數(shù)據(jù)速率。

SerDes速率需根據(jù)以太網(wǎng)標準的編碼方案和通道數(shù)量調(diào)整,通常滿足:

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理解這一關系對高速接口設計(如FPGA或ASIC中的PHY配置)至關重要。

聲明:本文內(nèi)容及配圖由入駐作者撰寫或者入駐合作網(wǎng)站授權轉(zhuǎn)載。文章觀點僅代表作者本人,不代表電子發(fā)燒友網(wǎng)立場。文章及其配圖僅供工程師學習之用,如有內(nèi)容侵權或者其他違規(guī)問題,請聯(lián)系本站處理。 舉報投訴
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