▍本文描述了Cadence? Sigrity?產(chǎn)品QIR2 的新增功能。

XtractIM

本節(jié)介紹Cadence? Sigrity? 2017 QIR2版本中XtractIM?的新增功能。

在MCP header中添加了去耦電容引腳

在該版本中，去耦電容的引腳信息被添加到由XtractIM生成的SPICE模型的MCPheader中。

添加了新的選項來顯示所有網(wǎng)絡(luò)的阻抗和耦合結(jié)果，用于多Die封裝設(shè)計

在該版本中，EPA模式中增加了一個新選項，用于顯示多Die IC封裝設(shè)計中所有網(wǎng)絡(luò)的阻抗和耦合系數(shù)。

在以前的版本中，每層每次只能顯示一個DIE到BGA的阻抗結(jié)果。

基于引腳的SPICE模型中增加了用于電路節(jié)點命名的新選項

在該版本中，添加了一個新的選項Circuit Node Name Format [Component] ! [Net Name] @ [Pin Name] 以提供另一種方法來定義電路節(jié)點名稱的分隔符號。

選擇此選項時，元器件名稱和網(wǎng)絡(luò)名稱由！分隔，網(wǎng)絡(luò)名稱和引腳名稱由@分隔。

在以前的版本中，基于引腳的SPICE模型中用于電路節(jié)點命名規(guī)則的分隔符號是下劃線(_)。例如，U1_U1-A1。

添加新選項用于在RLC報告中顯示提取頻率

新增加了在表格和圖形結(jié)果中顯示頻率的選項，用于以GUI或者report方式查看仿真結(jié)果時，顯示RLGC提取頻率。

每個網(wǎng)絡(luò)的RLC：

RLC表格：

添加了新的Tcl命令

模型提取模式中添加了以下新的Tcl命令：

• 導(dǎo)出耦合項的閾值

• 優(yōu)化的帶寬

  • 電路拓撲

  • 提取的頻率范圍