最近在美國加州圣克拉拉舉辦的第24屆年度技術(shù)研討會上，臺積電在場公布了一份最新的技術(shù)藍(lán)圖。臺積電是全球第一大晶圓代工廠商，所以，臺積電規(guī)劃的這份技術(shù)發(fā)展藍(lán)圖，顯然也就有被他人了解的價(jià)值和意義。

在美國加州圣克拉拉舉辦的第24屆年度技術(shù)研討會上，臺積電當(dāng)場宣布7nm工藝已進(jìn)入量產(chǎn)，在2019年初將投產(chǎn)EUV（極紫外光刻機(jī)）版的7nm+工藝。另外，臺積電在會上還公布了5nm工藝節(jié)點(diǎn)的首個(gè)時(shí)間表，以及數(shù)種新的封裝技術(shù)方案。臺積電會繼續(xù)將功耗低、漏電低的制程工藝技術(shù)推向在行業(yè)中更為主流的22/12nm工藝節(jié)點(diǎn)，并為客戶提供多種且特殊的制程工藝以及一系列的嵌入式存儲方案；與此同時(shí)，臺積電也在積極地探索未來的晶體管結(jié)構(gòu)與原材料。從總體上看來，預(yù)計(jì)臺積電在2018年可生產(chǎn)出1200萬片晶圓，臺積電的研發(fā)開支和資本開支均比以往有所增長；同樣是在2018年，臺積電設(shè)在南京的一座晶圓工廠開始量產(chǎn)16nm FinFET制程工藝。

不過，有一個(gè)不好的消息是，就臺積電而言，新的制程節(jié)點(diǎn)為自身帶來的收益趨于更加薄弱；新的常態(tài)是，臺積電研發(fā)并推出新的制程工藝節(jié)點(diǎn)，主要是為持續(xù)提升芯片的性能、降低芯片的功耗（功耗下降的幅度通常在10%-20%之間）。這對整個(gè)晶圓代工行業(yè)來說，新的封裝技術(shù)與特殊的制程越來越重要。

臺積電已開始投入量產(chǎn)7nm工藝，業(yè)界預(yù)計(jì)2018年會有50個(gè)以上的設(shè)計(jì)案投片，包括CPU、GPU、人工智能加速器芯片、加密貨幣挖礦專用芯片ASIC、網(wǎng)絡(luò)路芯片、游戲機(jī)芯片、 5G芯片和車用芯片等。臺積電預(yù)計(jì)在2019上半年開始對5nm制程進(jìn)行風(fēng)險(xiǎn)試產(chǎn)，該制程將最先用于手機(jī)與高性能的運(yùn)算芯片；與臺積電當(dāng)前已量產(chǎn)的7nm工藝相比較，5nm工藝節(jié)點(diǎn)的密度可達(dá)1.8倍，可降低功耗20%左右，在速度上大約提升15%。

市場研究機(jī)構(gòu)The Linley Group的分析師Mike Demler表示：“沒有EUV，他們就無法提供與過去節(jié)點(diǎn)相同的微縮優(yōu)勢。如果你看7nm+制程，號稱比7nm制程再微縮20%，因此EUV還是更接近傳統(tǒng)摩爾定律微縮水準(zhǔn)所需的，而7nm到5nm節(jié)點(diǎn)的微縮效果只會更糟?！?/p>

臺積電明顯有能力在2019年初開始量產(chǎn)EUV版的7nm+工藝，臺積電現(xiàn)有的系統(tǒng)在2018年4月里以250W維持生產(chǎn)了數(shù)周的時(shí)間，預(yù)期2019年可達(dá)到300W，這是量產(chǎn)時(shí)所需的功率水準(zhǔn)。不過要維持每日平均145W的功率，臺積電仍需努力。臺積電的研發(fā)副總經(jīng)理米玉杰就此表態(tài)：“生產(chǎn)量正朝向滿足量產(chǎn)所需發(fā)展?！背送嘎对诠β室约吧a(chǎn)量方面的進(jìn)步，米玉杰還表示，盡管仍超出三分之一，光阻劑量的減少幅度也朝著臺積電在2019年第1季度量產(chǎn)的目標(biāo)邁進(jìn)；此外EUV光源的光罩護(hù)膜的穿透率目前達(dá)到83%，2019年應(yīng)該可以達(dá)到90%。米玉杰以數(shù)個(gè)案例為證明并表示，EUV光刻機(jī)可持續(xù)提供比浸潤式步進(jìn)機(jī)更佳的關(guān)鍵尺寸均勻度；臺積電預(yù)期會同時(shí)在7nm+工藝以及5nm工藝節(jié)點(diǎn)的多個(gè)層采用EUV光刻機(jī)，并將在工廠中積極安裝ASML的NXE3400微影設(shè)備。

由此不難得出，臺積電的EUV制程工藝量產(chǎn)計(jì)劃與三星的量產(chǎn)時(shí)程相差僅在半年以內(nèi)。三星已經(jīng)表示將于2018年就導(dǎo)入EUV量產(chǎn)，而臺積電與三星的EUV量產(chǎn)時(shí)程差距，其實(shí)尚不足以讓蘋果、高通等大客戶更換代工廠商；市場研究機(jī)構(gòu)VLSI Research的執(zhí)行長G. Dan Hutcheson表示，三星的EUV量產(chǎn)比起臺積電只有幾個(gè)月的領(lǐng)先，這在長期看來是微不足道的。

臺積電的5nm工藝節(jié)點(diǎn)，目前正處于萌芽的階段，預(yù)計(jì)在2018年6月會釋出0.5版的EDA流程，在2018年7月則推出0.5版的設(shè)計(jì)工具套件；該工藝節(jié)點(diǎn)還有許多的IP功能區(qū)塊要到2019年才會完成驗(yàn)證，這包括PCIe 4.0、DDR4以及USB 3.1介面。

臺積電所設(shè)定的目標(biāo)是，2019年讓10/7nm工藝節(jié)點(diǎn)的產(chǎn)量比當(dāng)前增長3倍，達(dá)到年產(chǎn)110萬片晶圓的目標(biāo)；臺積電的Fab 18工廠已經(jīng)在臺南科學(xué)園區(qū)興建中，2020年可望開始量產(chǎn)5nm工藝。

臺積電已為GPU與其他處理器開發(fā)出了CoWoS 2.5D封裝技術(shù)，還有適用于智能手機(jī)芯片的晶圓級扇出式封裝InFO。臺積電除了繼續(xù)推廣這兩種技術(shù)外，還將新增另外的封裝技術(shù)方案。

自2019年初開始，CoWoS技術(shù)將提供具備倍縮光罩兩倍尺寸的硅中介層選項(xiàng)，而具備130μm凸塊間距的版本將在2018年通過品質(zhì)認(rèn)證。InFO技術(shù)則會有四種衍生技術(shù)，其中存儲基板應(yīng)用的InFO-MS，將在1x倍縮光罩的基板上封裝系統(tǒng)級芯片SoC與HBM，具備2x2μm的重分布層，將在2018年9月通過驗(yàn)證。InFO-oS有著與DRAM內(nèi)存芯片更匹配的背向RDL間距，且已經(jīng)準(zhǔn)備就緒；一種名為MUST的多堆疊選項(xiàng)，將1-2顆芯片放在另一顆比較大的芯片頂部，然后以位于堆疊底部的硅中介層來連結(jié)。最后還有一種InFO-AIP便是封裝天線技術(shù)，可將外觀尺寸縮小10%，天線增益提高40%，主要用于5G基帶芯片的前端模組。

市場研究機(jī)構(gòu)TechSearch International的總裁暨資深封裝技術(shù)分析師Jan Vardaman表示：“InFO是重要的平臺，臺積電的以PoP形式整合存儲器與基帶/數(shù)據(jù)機(jī)的InFO封裝令人印象深刻──高度較低、尺寸較小而且性能更佳；基板上InFO技術(shù)則會在市場上大受歡迎，因?yàn)?微米線寬與間距適合多種應(yīng)用?！?/p>

臺積電還發(fā)布了兩種全新的封裝技術(shù)方案選項(xiàng)。其中在2018年4月底問世的wafer-on-wafer封裝直接以打線堆疊三顆裸晶，不過使用者還需要確定在EDA流程是否支持這種打線技術(shù)；該技術(shù)還將在2018年6月推出支持EMI的版本。最后臺積電還大略描述了一種被稱為“整合芯片系統(tǒng)（system-on-integrated-chips）”的技術(shù)，采用10nm以下的互連以連結(jié)兩顆裸晶，但技術(shù)細(xì)節(jié)還要到2019年才能夠透露；該技術(shù)瞄準(zhǔn)的應(yīng)用從移動通訊到高性能的運(yùn)算芯片，而且能連結(jié)采用不同的制程節(jié)點(diǎn)所生產(chǎn)的裸晶，業(yè)者揣測這應(yīng)該是某種形式的系統(tǒng)級封裝技術(shù)方案。

一位分析師在臺積電技術(shù)研討會的休息時(shí)段說了這樣一句話：“日月光一直是封裝技術(shù)領(lǐng)域的領(lǐng)頭羊，但現(xiàn)在我不得不說，其實(shí)臺積電才是封裝技術(shù)領(lǐng)域里的第一名。”

在臺積電的營收中，有三分之一以上的收入來自于28nm以上工藝節(jié)點(diǎn)。當(dāng)然，臺積電自然就有比7/5nm工藝節(jié)點(diǎn)落后一至多個(gè)世代的制程工藝。

比如，臺積電正在研發(fā)22nm平面制程與12nm FinFET制程的超低功耗與超低漏電版本，可與格羅方德、三星的FD-SOI制程相抗衡。新版本的22nm制程采用28nm的設(shè)計(jì)規(guī)則，提供10%的光學(xué)微縮與速度增益，降低20%的功耗，該制程與相關(guān)的IP將于2018年底準(zhǔn)備就緒，瞄準(zhǔn)的是先進(jìn)的MCU、物聯(lián)網(wǎng)與5G毫米波芯片等應(yīng)用。12nm版本的低功耗、低漏電制程則采用FinFET架構(gòu)以及更小巧的單元庫，可提供比臺積電的16FFC制程高16%的速度，高速Serdes等少數(shù)幾個(gè)IP則要到2019年才能問世。

又比如，在存儲器方面，40nm的f電阻式RAM已經(jīng)準(zhǔn)備好取代物聯(lián)網(wǎng)芯片中的快閃存儲器，只需要添加兩層光罩，并支持10年的儲存時(shí)間以及1萬次讀寫周期。將于2018年問世的22nm嵌入式MRAM支持高于快閃存儲的速度和更長的儲存期限，所面向的應(yīng)用范圍包括汽車、手機(jī)、高性能的運(yùn)算等設(shè)計(jì)；該技術(shù)到目前為止在測試芯片上均有很高的良率。

再比如，臺積電還提供小型化的微機(jī)電系統(tǒng)MEMS制程，預(yù)期在2018年秋天可提供整合10V與650V驅(qū)動器的硅基氮化鎵（GaN-on-silicon）制程，2019年則可完成蜂窩通訊功率放大器采用的100V D-HEMT制程驗(yàn)證。臺積電也具備車用16FFC制程的驗(yàn)證EDA流程以及IP，2018年底底可提供7nm車用制程，2019年第二季通過完整認(rèn)證。

臺積電正在研究適合2nm以下制程節(jié)點(diǎn)的晶體管所需的堆疊納米線，并在納米片設(shè)計(jì)上取得了進(jìn)展，號稱能支持比FinFET更佳的靜電特性，而且可以藉由調(diào)整元件寬度達(dá)到功耗與性能的最佳化。臺積電認(rèn)為鍺具有替代硅的潛力，因?yàn)?，在相同的速度下功耗更低；臺積電已經(jīng)在與CMOS相容之介電質(zhì)中利用該材料，達(dá)到了創(chuàng)紀(jì)錄的低接觸電阻。

臺積電也正在研究各種2D后段材料，包括具備原子級光滑表面的二硫化鉬。臺積電也在實(shí)驗(yàn)新的方法來放大銅晶粒，從而降低互連中的電阻；臺積電正在研發(fā)選擇性介電質(zhì)上介電質(zhì)沉積制程，以實(shí)現(xiàn)銅通孔的的自動對準(zhǔn)。

在存儲器技術(shù)方面，22nm以下工藝節(jié)點(diǎn)的嵌入式MRAM技術(shù)是臺積電的重點(diǎn)研發(fā)項(xiàng)目之一，有可能具備替代性磁結(jié)構(gòu)；在40nm以下電阻式隨機(jī)存取存儲器部方面，高密度的縱橫閂被視為具能源效益的方案，特別是應(yīng)用于人工智能加速芯片。

在制程自動化部份，臺積電正采用機(jī)器學(xué)習(xí)技術(shù)系統(tǒng)化分析大量晶圓制程資料，并已經(jīng)針對特定工具與產(chǎn)品調(diào)整了制程參數(shù)。臺積電現(xiàn)在有著超過5萬種的制程參數(shù)與上千萬的制程管制圖資料庫。臺積電將如何把機(jī)器學(xué)習(xí)運(yùn)用于自動化任務(wù)，以及將運(yùn)用于何種產(chǎn)品線上，目前外界對此并不清楚。

臺積電南京晶圓工廠

最后需要簡單一提的是臺積電設(shè)在南京的那座晶圓工廠。臺積電南京晶圓工廠比原計(jì)劃提前了數(shù)個(gè)月開始量產(chǎn)，該工廠投入量產(chǎn)的是16nm FinFET制程工藝。待臺積電南京工廠完全建成并投入運(yùn)營后，每月可生產(chǎn)8萬片晶圓。