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全數(shù)字鎖相環(huán) (ADPLL)設(shè)計

oCEM_ICPlatform ? 來源:未知 ? 作者:胡薇 ? 2018-07-10 16:06 ? 次閱讀
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6月12日,由工業(yè)和信息化部人才交流中心主辦,IC智慧谷、上海林恩信息咨詢有限公司承辦,南京江北新區(qū)人力資源服務(wù)產(chǎn)業(yè)園、中國半導(dǎo)體行業(yè)協(xié)會集成電路分會、上海集成電路技術(shù)與產(chǎn)業(yè)促進中心協(xié)辦的第65期國際名家講堂在上海舉辦,來自加利福尼亞大學洛杉磯分校(UCLA)的著名教授Behzad Razavi為中國的學員們帶來了高性能鎖相環(huán)設(shè)計短期高級課程。

PLL電路是用于生成與輸入信號相位同步的新的信號電路,無論是工業(yè)還是民用,PLL電路的應(yīng)用范圍非常廣,教授首先介紹了PLL的基本結(jié)構(gòu)與各部分工作原理,對鑒相器和壓控振蕩器的設(shè)計都做了大致的說明,在穩(wěn)定性、紋波和相位偏移之間的設(shè)計折衷給出了自己的建議。PLL電路的特性由環(huán)路濾波器決定,因此設(shè)計PLL電路時,將其深刻理解為負反饋電路非常重要,穩(wěn)定的PLL電路的環(huán)路濾波器的設(shè)計方法是PLL設(shè)計的精髓。

隨后教授連續(xù)講解了4篇ISSCC發(fā)布的最新成果,傳遞最新的設(shè)計技術(shù),包括PLL中各模塊的濾波、疊加等相位噪聲抑制技術(shù),F(xiàn)inFET技術(shù)節(jié)點上的版圖設(shè)計問題,更小的隨機抖動設(shè)計方法,以及5G應(yīng)用中低于-50dBm的功率設(shè)計技術(shù)和低于-40dBc的噪聲設(shè)計技術(shù)。學員們都在電路實例中收獲了應(yīng)對PLL非理想效應(yīng)的實際設(shè)計經(jīng)驗。

課程的最后一個專題是環(huán)形振蕩器的相位噪聲分析,影響相位噪聲的因素具有不同的性質(zhì),然而很難找到一種通用的方法來包含各種影響因素以獲得PLL系統(tǒng)的總相位噪聲,教授在噪聲分析方面也提出了兩個基本的設(shè)計準則,并介紹了一種沒有電感元件的低噪聲PLL設(shè)計技術(shù)。

聲明:本文內(nèi)容及配圖由入駐作者撰寫或者入駐合作網(wǎng)站授權(quán)轉(zhuǎn)載。文章觀點僅代表作者本人,不代表電子發(fā)燒友網(wǎng)立場。文章及其配圖僅供工程師學習之用,如有內(nèi)容侵權(quán)或者其他違規(guī)問題,請聯(lián)系本站處理。 舉報投訴
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原文標題:【精彩回顧】第65期國際名家講堂:高性能鎖相環(huán)設(shè)計

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