大家好，又到了每日學(xué)習(xí)的時(shí)間了，今天我們來聊一聊FPGA/Verilog中inout端口使用方法。

輸入端口可以由wire/reg驅(qū)動(dòng)，但輸入端口只能是wire；輸出端口可以使wire/reg類型，輸出端口只能驅(qū)動(dòng)wire；若輸出端口在過程塊中賦值則為reg型，若在過程塊外賦值則為net型。用關(guān)鍵詞inout聲明一個(gè)雙向端口, inout端口不能聲明為reg類型，只能是wire類型；輸入和雙向端口不能聲明為寄存器類型。

INOUT引腳：

1.FPGA IO在做輸入時(shí)，可以用作高阻態(tài)，這就是所說的高阻輸入；

2.FPGA IO在做輸出時(shí)，則可以直接用來輸入輸出。

芯片外部引腳很多都使用inout類型的，為的是節(jié)省管腿。就是一個(gè)端口同時(shí)做輸入和輸出。 inout在具體實(shí)現(xiàn)上一般用三態(tài)門來實(shí)現(xiàn)。三態(tài)門的第三個(gè)狀態(tài)就是高阻'Z'。當(dāng)inout端口不輸出時(shí)，將三態(tài)門置高阻。這樣信號就不會(huì)因?yàn)閮啥送瑫r(shí)輸出而出錯(cuò)了,更詳細(xì)的內(nèi)容可以搜索一下三態(tài)門tri-state的資料.

1 使用inout類型數(shù)據(jù),可以用如下寫法:
inout data;
reg data_in;
reg data_out;

//data為輸出時(shí)
reg en_output;
assign data_inout=en_output?data_out:1'bz;//en_output控制三態(tài)門
//對于data_out,可以通過組合邏輯或者時(shí)序邏輯根據(jù)data對其賦值.通過控制en_output的高低電平,從而設(shè)置data是輸出數(shù)據(jù)還是處于高阻態(tài),如果處于高阻態(tài),則此時(shí)當(dāng)作輸入端口使用.en_output可以通過相關(guān)電路來控制.

2 編寫測試模塊時(shí),對于inout類型的端口,需要定義成wire類型變量,而其它輸入端口都定義成reg類型,這兩者是有區(qū)別的.
當(dāng)上面例子中的data_inout用作輸入時(shí),需要賦值給data_inout,其余情況可以斷開.

此時(shí)可以用assign語句實(shí)現(xiàn):assign data_inout=link?data_in_t:1'bz;

其中的link ,data_in_t是reg類型變量,在測試模塊中賦值.

另外,可以設(shè)置一個(gè)輸出端口觀察data_inout用作輸出的情況:
Wire data_out;
Assign data_out_t=(!link)?data_inout:1'bz;

但要注意給data_inout賦值的時(shí)候，link選通信號如何給呢？

首先測試文件給源文件的data_inout數(shù)據(jù)賦值，那只能在原INOUT數(shù)據(jù)為高阻態(tài)的時(shí)候才可以賦值，故link信號即該INOUT數(shù)據(jù)為高阻太時(shí)的控制信號。

當(dāng)不需要測試文件給你data_inout數(shù)據(jù)賦值的時(shí)候，測試文件的data_inout接口因?yàn)楦咦钁B(tài)，從而不影響源文件data_inout接口的其他操作。

今天就聊到這里，各位，加油。