SPI通信協(xié)議深度解析：信號引腳、CLK行為與測量指南

一、SPI信號引腳詳解

SPI（Serial Peripheral Interface）是一種全雙工同步串行通信協(xié)議，廣泛應用于嵌入式系統(tǒng)。其核心信號引腳包括：

1.1 核心信號線

信號名稱

方向

全稱

功能

1.2 可選信號

信號名稱

用途

說明

二、CLK信號行為特性分析

2.1 CLK的產生機制

在SPI通信中，SCLK信號完全由主設備控制。根據Linux內核SPI子系統(tǒng)的實現（如drivers/spi/spi.c）：

// 內核SPI傳輸核心函數

static int spi_transfer_one_message(struct spi_controller *ctlr,

struct spi_message *msg)

{

// 1. 激活片選

cs_assert(ctlr, msg->spi);

// 2. 生成時鐘信號

ctlr->prepare_transfer_hardware(ctlr);

// 3. 執(zhí)行數據傳輸

list_for_each_entry(xfer, &msg->transfers, transfer_list) {

// 產生CLK脈沖

ctlr->transfer_one(ctlr, msg->spi, xfer);

}

// 4. 停止時鐘

ctlr->unprepare_transfer_hardware(ctlr);

// 5. 釋放片選

cs_deassert(ctlr, msg->spi);

}

2.2 CLK波形特征

CLK信號的行為受以下因素影響：

時鐘極性(CPOL)：

CPOL=0：空閑時低電平

CPOL=1：空閑時高電平

時鐘相位(CPHA)：

CPHA=0：數據在第一個時鐘邊沿采樣

CPHA=1：數據在第二個時鐘邊沿采樣

graph LR

A[CPOL/CPHA組合] --> B[模式0：CPOL=0, CPHA=0]

A --> C[模式1：CPOL=0, CPHA=1]

A --> D[模式2：CPOL=1, CPHA=0]

A --> E[模式3：CPOL=1, CPHA=1]

2.3 CLK激活時機

根據用戶提供的代碼分析(SES_PORT_SPIDEV_interface.c)：

// SPI傳輸觸發(fā)點

if (ioctl(spiLinkDescription_g[intfHandle].spiDev,

SPI_IOC_MESSAGE(1),

&message) >= 0)

{

// 傳輸成功

}

關鍵結論：

CLK只在ioctl()執(zhí)行期間產生

數據傳輸完成后，CLK立即停止

即使是從設備數據讀取，也需要主設備發(fā)起傳輸并提供CLK

三、SPI信號測量指南

3.1 測量設備要求

3.2 測量連接方法

3.3 測量參數解讀

四、常見問題排查

4.1 CLK無波形的情況分析

4.2 典型故障解決方案

CLK持續(xù)輸出：

檢查SPI控制器是否處于連續(xù)傳輸模式

驗證片選信號是否保持激活狀態(tài)

CLK頻率不穩(wěn)定：

# 在Linux中檢查時鐘源

cat /sys/kernel/debug/clk/clk_summary | grep spi

數據與CLK不同步：

調整CPOL/CPHA設置

增加建立/保持時間裕量

五、SPI驅動開發(fā)實踐

5.1 內核SPI框架結構

// SPI設備注冊

struct spi_board_info my_spi_dev = {

.modalias = "my_device",

.max_speed_hz = 10000000,

.bus_num = 0,

.chip_select = 1,

.mode = SPI_MODE_0,

};

spi_register_board_info(&my_spi_dev, 1);

// 驅動實現

static struct spi_driver my_spi_driver = {

.driver = {

.name = "my_device",

},

.probe = my_probe,

.remove = my_remove,

};

module_spi_driver(my_spi_driver);

5.2 用戶空間spidev使用

// 配置SPI模式

ioctl(fd, SPI_IOC_WR_MODE, &mode);

// 設置位順序

ioctl(fd, SPI_IOC_WR_LSB_FIRST, &lsb);

// 執(zhí)行傳輸

struct spi_ioc_transfer tr = {

.tx_buf = (unsigned long)tx,

.rx_buf = (unsigned long)rx,

.len = len,

.delay_usecs = delay,

.speed_hz = speed,

.bits_per_word = bits,

};

ioctl(fd, SPI_IOC_MESSAGE(1), &tr);

六、高級測量技巧

6.1 使用邏輯分析儀解碼

6.2 信號完整性優(yōu)化

阻抗匹配：

串聯(lián)匹配電阻：22-100Ω

終端匹配：在接收端并聯(lián)100Ω電阻

PCB布線規(guī)則：

SCLK與MOSI/MISO等長布線

避免平行走線超過信號波長1/20

參考地平面完整

噪聲抑制：

// 軟件濾波

for (int i = 0; i < 3; i++) {

value = read_adc();

if (abs(value - last) < threshold) break;

}

七、SPI協(xié)議變體

7.1 多從設備連接方式

7.2 半雙工模式

// 配置為3線模式

ioctl(fd, SPI_IOC_WR_MODE, SPI_3WIRE);

// 方向切換

gpio_set_value(direction_pin, TX_MODE);

spi_write(...);

gpio_set_value(direction_pin, RX_MODE);

spi_read(...);

八、總結與最佳實踐

8.1 SPI使用黃金法則

CLK由主控產生：從設備永遠不能主動產生時鐘

通信必須成對：每次傳輸都需要主設備發(fā)起

空閑狀態(tài)保持：傳輸結束后CLK保持CPOL定義的電平

片選管理嚴格：CS信號必須在傳輸前有效，傳輸后無效

8.2 調試檢查清單

CLK信號是否在預期時間出現

CPOL/CPHA設置是否匹配從設備要求

片選信號是否在傳輸間隙正確釋放

信號電壓是否符合器件要求

建立/保持時間是否滿足時序要求

完整測量案例：GitHub-SPI-Signal-Analysis
包含示波器截圖、邏輯分析儀配置和參考驅動代碼

最后建議：當SPI通信出現問題時，首先測量CLK信號行為。通過確認CLK是否在預期時間出現、頻率是否正確、占空比是否合規(guī)，可以快速定位80%以上的通信故障。掌握SPI信號測量技能，是嵌入式開發(fā)工程師的核心競爭力之一。