哈哈哈哈哈操欧洲电影,久草网在线,亚洲久久熟女熟妇视频,麻豆精品色,久久福利在线视频,日韩中文字幕的,淫乱毛视频一区,亚洲成人一二三,中文人妻日韩精品电影

0
  • 聊天消息
  • 系統(tǒng)消息
  • 評論與回復(fù)
登錄后你可以
  • 下載海量資料
  • 學(xué)習(xí)在線課程
  • 觀看技術(shù)視頻
  • 寫文章/發(fā)帖/加入社區(qū)
會員中心
創(chuàng)作中心

完善資料讓更多小伙伴認(rèn)識你,還能領(lǐng)取20積分哦,立即完善>

3天內(nèi)不再提示

Verilog語法基礎(chǔ)

工程師 ? 來源:網(wǎng)絡(luò)整理 ? 作者:h1654155205.5246 ? 2019-03-08 14:29 ? 次閱讀
加入交流群
微信小助手二維碼

掃碼添加小助手

加入工程師交流群

Verilog語法基礎(chǔ)

一、Verilog HDL

Verilog HDL是一種用于數(shù)字系統(tǒng)設(shè)計(jì)的語言。用Verilog HDL描述的電路設(shè)計(jì)就是該電路的Verilog HDL模型也稱為模塊。Verilog HDL既是一種行為描述的語言也是一種結(jié)構(gòu)描述的語言。這也就是說,無論描述電路功能行為的模塊或描述元器件或較大部件互連的模塊都可以用Verilog語言來建立電路模型。如果按照一定的規(guī)矩編寫,功能行為模塊可以通過工具自動地轉(zhuǎn)換為門級互連模塊。Verilog模型可以是實(shí)際電路的不同級別的抽象。這些抽象的級別和它們對應(yīng)的模型類型共有以下五種:

1.1、 系統(tǒng)級(system): 用語言提供的高級結(jié)構(gòu)實(shí)現(xiàn)設(shè)計(jì)模塊外部性能的模型。

1.2、 算法級(algorithm): 用語言提供的高級結(jié)構(gòu)實(shí)現(xiàn)算法運(yùn)行的模型。

1.3、 RTL級(Register Transfer Level):描述數(shù)據(jù)在寄存器之間流動和如何處理和控制這些數(shù)據(jù)流動的模型。

1.4、 門級(gate-level):描述邏輯門以及邏輯門之間的連接的模型。

1.5、 開關(guān)級(switch-level):描述器件中三極管和儲存節(jié)點(diǎn)以及它們之間連接的模型。

二、Verilog HDL模塊

一個復(fù)雜電路系統(tǒng)的完整Verilog HDL模型是由若干個Verilog HDL模塊構(gòu)成的,每一個模塊又可以由若干個子模塊構(gòu)成。其中有些模塊需要綜合成具體電路,而有些模塊只是與用戶所設(shè)計(jì)的模塊有交互聯(lián)系的現(xiàn)存電路或激勵信號源。利用Verilog HDL語言結(jié)構(gòu)所提供的這種功能就可以構(gòu)造一個模塊間的清晰層次結(jié)構(gòu)來描述極其復(fù)雜的大型設(shè)計(jì),并對所作設(shè)計(jì)的邏輯電路進(jìn)行嚴(yán)格的驗(yàn)證。

Verilog HDL行為描述語言作為一種結(jié)構(gòu)化和過程性的語言,其語法結(jié)構(gòu)非常適合于算法級和RTL級的模型設(shè)計(jì)。這種行為描述語言具有以下功能:

(1)、可描述順序執(zhí)行或并行執(zhí)行的程序結(jié)構(gòu)。

(2)、用延遲表達(dá)式或事件表達(dá)式來明確地控制過程的啟動時(shí)間。

(3)、通過命名的事件來觸發(fā)其它過程里的激活行為或停止行為。

(4)、提供了條件、if-else、case、循環(huán)程序結(jié)構(gòu)。

(5)、提供了可帶參數(shù)且非零延續(xù)時(shí)間的任務(wù)(task)程序結(jié)構(gòu)。

(6)、提供了可定義新的操作符的函數(shù)結(jié)構(gòu)(function)。

(7)、提供了用于建立表達(dá)式的算術(shù)運(yùn)算符、邏輯運(yùn)算符、位運(yùn)算符。

Verilog HDL作為一種高級的硬件描述編程語言,與C語言的風(fēng)格有許多類似之處。其中有許多語句如:if語句、case語句等和C語言中的對應(yīng)語句十分相似。如果讀者已經(jīng)掌握C語言編程的基礎(chǔ),那么學(xué)習(xí)Verilog HDL并不困難。我們只要對Verilog HDL某些語句的特殊方面著重理解,并加強(qiáng)上機(jī)練習(xí)就能很好地掌握它,就能利用它的強(qiáng)大功能來設(shè)計(jì)復(fù)雜的數(shù)字邏輯電路系統(tǒng)。

三、模塊的結(jié)構(gòu)

3.1.模塊的結(jié)構(gòu)

Verilog的基本設(shè)計(jì)單元是“模塊”(block)。一個模塊是由兩部分組成的,一部分描述接口,另一部分描述邏輯功能,即定義輸入是如何影響輸出的。下面舉例說明:

請看上面的例子: 程序模塊旁邊有一個電路圖的符號。在許多方面,程序模塊和電路圖符號是一致的,這是因?yàn)殡娐穲D符號的引腳也就是程序模塊的接口。而程序模塊描述了電路圖符號所實(shí)現(xiàn)的邏輯功能。以上就是設(shè)計(jì)一個簡單的Verilog程序模塊所需的全部內(nèi)容。從上面的例子可以看出,Verilog結(jié)構(gòu)位于在module和endmodule聲明語句之間,每個Verilog程序包括四個主要部分:端口定義、I/O說明、內(nèi)部信號聲明、功能定義。

聲明:本文內(nèi)容及配圖由入駐作者撰寫或者入駐合作網(wǎng)站授權(quán)轉(zhuǎn)載。文章觀點(diǎn)僅代表作者本人,不代表電子發(fā)燒友網(wǎng)立場。文章及其配圖僅供工程師學(xué)習(xí)之用,如有內(nèi)容侵權(quán)或者其他違規(guī)問題,請聯(lián)系本站處理。 舉報(bào)投訴
  • Verilog
    +關(guān)注

    關(guān)注

    30

    文章

    1374

    瀏覽量

    114700
  • 語法
    +關(guān)注

    關(guān)注

    0

    文章

    45

    瀏覽量

    10683
收藏 人收藏
加入交流群
微信小助手二維碼

掃碼添加小助手

加入工程師交流群

    評論

    相關(guān)推薦
    熱點(diǎn)推薦

    Verilog HDL語法學(xué)習(xí)筆記

    Verilog HDL 語 言 最 初 是 作為 Gateway Design Automation 公 司 ( Gateway DesignAutomation 公司后來被著名的 Cadence Design Systems 公司收購)模擬器產(chǎn)品開發(fā)的硬件建模語言。
    的頭像 發(fā)表于 03-04 15:04 ?5698次閱讀
    <b class='flag-5'>Verilog</b> HDL<b class='flag-5'>語法</b>學(xué)習(xí)筆記

    基于凌羽派的OpenHarmony北向應(yīng)用開發(fā):ArkTS語法-數(shù)據(jù)類型和變量聲明

    一、簡介ArkTS是一種設(shè)計(jì)用于構(gòu)建高性能應(yīng)用的編程語言。它在繼承TypeScript語法的基礎(chǔ)上進(jìn)行了優(yōu)化,以提供更高的性能和開發(fā)效率。環(huán)境配置如下所示:API:18SDK:OpenHarmony-v5.1.0-Release
    的頭像 發(fā)表于 02-26 13:55 ?365次閱讀
    基于凌羽派的OpenHarmony北向應(yīng)用開發(fā):ArkTS<b class='flag-5'>語法</b>-數(shù)據(jù)類型和變量聲明

    FPGA 入門必看:Verilog 與 VHDL 編程基礎(chǔ)解析!

    很多開發(fā)者第一次接觸FPGA,都會有同樣的疑問:FPGA是硬件,不是軟件,怎么寫程序?答案就是用硬件描述語言(HDL),最常用的就是Verilog和VHDL。今天,我們就帶你入門,搞清楚FPGA編程
    的頭像 發(fā)表于 01-19 09:05 ?684次閱讀
    FPGA 入門必看:<b class='flag-5'>Verilog</b> 與 VHDL 編程基礎(chǔ)解析!

    如何使用FPGA實(shí)現(xiàn)SRIO通信協(xié)議

    泛應(yīng)用。文章重點(diǎn)解釋了回環(huán)測試的基本概念,這種方法可驗(yàn)證FPGA中的SRIO接口功能的正確性,并提供了系統(tǒng)級測試驗(yàn)證的相關(guān)知識。同時(shí),本例程還涵蓋了Verilog語法、FPGA架構(gòu)、SRIO協(xié)議細(xì)節(jié)、調(diào)試技巧及SRIO在多種應(yīng)用領(lǐng)域中的實(shí)例應(yīng)用。
    的頭像 發(fā)表于 11-12 14:38 ?6031次閱讀
    如何使用FPGA實(shí)現(xiàn)SRIO通信協(xié)議

    請問測試用例.verilog文件是怎么生成的呢?

    在仿真時(shí)可以通過添加.verilog文件,直接讀入ITCM中,從而在仿真時(shí)我們就可以知道處理器的運(yùn)行結(jié)果,例如打印hello_world字樣。
    發(fā)表于 11-11 07:56

    你覺得哪個軟件寫verilog體驗(yàn)最好?有什么優(yōu)勢?

    你覺得哪個軟件寫verilog體驗(yàn)最好?有什么優(yōu)勢?請?jiān)谠u論區(qū)留言跟大家分享一下吧。
    發(fā)表于 11-10 07:47

    請問verilog文件開頭部分的@00080000是什么意思?

    請問verilog文件開頭部分的@00080000是什么意思??
    發(fā)表于 11-06 08:10

    使用NucleiStudio生成tb仿真需要的.verilog文件

    打開仿真頂層文件tb_top.v,存放在ITCM模塊里面的指令是通過readmemh函數(shù)讀入.verilog文件實(shí)現(xiàn)的: 下面通過對NucleiStudio IDE進(jìn)行設(shè)置,實(shí)現(xiàn)將c
    發(fā)表于 11-05 07:07

    語法糾錯和testbench的自動生成

    在編寫Verilog代碼時(shí),我一般都是先在編輯器上寫完,因?yàn)榫庉嬈鱲scode或者notepad++可以提供語法高亮和自動補(bǔ)全等功能,然后用仿真器跑仿真,但是在編寫過程中不可避免的會有一些語法的錯誤
    發(fā)表于 10-27 07:07

    如何解決將e203的rtl導(dǎo)入vivado后報(bào)語法錯誤的問題

    主要內(nèi)容是介紹一下如何解決將e203的rtl導(dǎo)入vivado后,報(bào)語法錯誤的問題。 二、分享內(nèi)容 如圖所示,導(dǎo)入源碼后跑仿真,會報(bào)語法錯誤。 這是因?yàn)檫@些文件里面有用system verilog
    發(fā)表于 10-24 09:49

    如何利用Verilog HDL在FPGA上實(shí)現(xiàn)SRAM的讀寫測試

    本篇將詳細(xì)介紹如何利用Verilog HDL在FPGA上實(shí)現(xiàn)SRAM的讀寫測試。SRAM是一種非易失性存儲器,具有高速讀取和寫入的特點(diǎn)。在FPGA中實(shí)現(xiàn)SRAM讀寫測試,包括設(shè)計(jì)SRAM接口模塊
    的頭像 發(fā)表于 10-22 17:21 ?4536次閱讀
    如何利用<b class='flag-5'>Verilog</b> HDL在FPGA上實(shí)現(xiàn)SRAM的讀寫測試

    nuclei studio生成的c語言文件是不支持c的語法嗎?

    nuclei studio 生成的c語言文件感覺不支持c的語法,因?yàn)閯偸褂眠@個軟件,還請各位大佬幫忙看看
    發(fā)表于 10-20 11:02

    程序編譯運(yùn)行正常但是顯示語法錯誤,為什么?

    樣例程序:can_sample.c rtconfig.h里啟用了#define RT_CAN_USING_HDR 代碼從圖中這里開始大段標(biāo)識語法錯誤: 跳轉(zhuǎn)到宏
    發(fā)表于 09-25 06:27

    為什么我選擇VHDL入門

    篇。 從長期來看,兩個語言大概率都要學(xué)一下;但是從初學(xué)角度而言,總要選擇一個入門語言。 根據(jù)網(wǎng)上的信息,總結(jié)對比結(jié)論: Verilog 的優(yōu)勢: 1. Verilog 語法接近C,學(xué)習(xí)容易;VHDL
    的頭像 發(fā)表于 06-25 11:18 ?1374次閱讀
    為什么我選擇VHDL入門

    verilog模塊的調(diào)用、任務(wù)和函數(shù)

    在做模塊劃分時(shí),通常會出現(xiàn)這種情形,某個大的模塊中包含了一個或多個功能子模塊,verilog是通過模塊調(diào)用或稱為模塊實(shí)例化的方式來實(shí)現(xiàn)這些子模塊與高層模塊的連接的.
    的頭像 發(fā)表于 05-03 10:29 ?1721次閱讀
    <b class='flag-5'>verilog</b>模塊的調(diào)用、任務(wù)和函數(shù)
    绥棱县| 静宁县| 安阳县| 通城县| 绥宁县| 临清市| 泰州市| 遵化市| 鹤庆县| 宁阳县| 舒兰市| 旬阳县| 建始县| 寿阳县| 锦屏县| 青州市| 威宁| 贵阳市| 尤溪县| 涞源县| 百色市| 绍兴市| 永昌县| 湖口县| 同德县| 通州市| 聂荣县| 沈阳市| 仁怀市| 甘孜| 清流县| 贵州省| 朝阳县| 怀化市| 博乐市| 和林格尔县| 兴和县| 辰溪县| 丘北县| 延庆县| 磐石市|