基于AD9852的基準(zhǔn)源設(shè)計(jì)

　　0 引 言

　　直接數(shù)字頻率合成(DD6)是一種以固定的精確時(shí)鐘源為基準(zhǔn)，利用數(shù)字處理模塊產(chǎn)生頻率和相位均可調(diào)的輸出信號(hào)的技術(shù)。隨著超大規(guī)模集成電路和微電子技術(shù)的發(fā)展，現(xiàn)代高性能、高集成度和小體積的DDS產(chǎn)品正快速取代傳統(tǒng)的模擬信號(hào)頻率合成技術(shù)，成為了這類問題新的解決方案。本文利用FPGA計(jì)算出相應(yīng)的頻率控制字，并對(duì)DDS芯片AD9852進(jìn)行編程，最終得到所要求的輸出波形。

　　1 系統(tǒng)總體方案設(shè)計(jì)

　　基準(zhǔn)源主要由上位機(jī)控制、FPGA控制、DDS、參考源、調(diào)制信號(hào)源及波形輸出模塊組成，如圖1所示。上位機(jī)控制單元是由計(jì)算機(jī)通過USB總線連接至電路板進(jìn)行控制操作。FPGA控制單元實(shí)現(xiàn)與上位機(jī)控制單元交互信息，同時(shí)以并行方式向DDS芯片發(fā)送控制字，以管理其內(nèi)部寄存器。參考源為DDS提供高精準(zhǔn)的時(shí)鐘晶振，確保DDS輸出信號(hào)的頻譜純度。調(diào)制信號(hào)單元為DDS提供外部調(diào)制信息。波形輸出模塊由低通濾波器、運(yùn)算放大器及電阻網(wǎng)絡(luò)組成，主要完成DDS輸出信號(hào)的濾波，放大等功能。

　　系統(tǒng)上電復(fù)位后，電路板上的綠色LED二極管閃爍提示整機(jī)處于正常狀態(tài)。當(dāng)有DDS波形輸出時(shí)，電路板上的藍(lán)色LED二極管閃爍提示工作正常。

　　2 系統(tǒng)模塊設(shè)計(jì)

　　2．1 系統(tǒng)軟件設(shè)計(jì)

　　基準(zhǔn)源的上位機(jī)控制采用C語(yǔ)言編程實(shí)現(xiàn)，主要完成對(duì)FPGA內(nèi)部寄存器的讀寫操作，進(jìn)而控制板上各種硬件資源的管理。另外，DDS的頻率控制字的計(jì)算也由上位機(jī)軟件計(jì)算得到。FPGA接收到上位機(jī)的命令，經(jīng)解析后向DDS的內(nèi)部寄存器寫入控制字，完成相應(yīng)功能。同時(shí)，F(xiàn)PGA負(fù)責(zé)電路板上的各種時(shí)鐘管理。系統(tǒng)軟件的總體工作流程如圖2所示。

　　2．2 頻率控制設(shè)計(jì)

　　本文采用DDS技術(shù)產(chǎn)生頻率可調(diào)的波形，具有頻率分辨率高，相位連續(xù)等優(yōu)點(diǎn)。DDS基本框圖如圖3所示。

　　DDS的基本結(jié)構(gòu)包括：相位累加器，正弦查找表ROM，數(shù)模轉(zhuǎn)換器DAC等。DDS有兩個(gè)主要缺點(diǎn)：一是輸出頻率低，二是輸出頻譜中雜散多。輸出頻率低主要受DDS工作頻率的限制，隨著微電子技術(shù)的發(fā)展，這個(gè)缺陷會(huì)逐漸得到彌補(bǔ)。DDS輸出頻譜中的雜散是DDS所固有的，這是由DDS的工作方式?jīng)Q定的。

　　DDS的基本工作原理是：相位累加器在N位頻率控制字FTW的控制下，以參考時(shí)鐘頻率fc為采樣率，產(chǎn)生待合成信號(hào)的數(shù)字線性相位序列，將其高M(jìn)位作為地址碼通過正弦查詢表ROM變換，產(chǎn)生L位對(duì)應(yīng)信號(hào)波形的數(shù)字序列S(n)，再由數(shù)模轉(zhuǎn)換器將其轉(zhuǎn)換為階梯模擬電壓波形S(t)，最后由具有內(nèi)插作用的低通濾波器LPF將其平滑為連續(xù)的正弦波形作為輸出。FTW和fc時(shí)鐘頻率共同決定了DDS輸出信號(hào)的頻率fo，它們之間關(guān)系滿足：

　　由上可知，DDS技術(shù)可以理解為數(shù)字信號(hào)處理中信號(hào)綜合的硬件實(shí)現(xiàn)問題，即給定信號(hào)幅度、頻率、相位參數(shù)，產(chǎn)生所需要的信號(hào)波形。從系統(tǒng)的角度可以認(rèn)為是給定輸入時(shí)鐘fc和頻率控制字FTW，輸出某一對(duì)應(yīng)的正弦信號(hào)。另外，也可以認(rèn)為DDS是一個(gè)可變的程序小數(shù)分頻器。

　　本文中的DDS芯片采用的是Analog Device公司生產(chǎn)的AD9852芯片，時(shí)鐘頻率最高可以達(dá)到300MHz，內(nèi)部集成了12位DAC，相位累加器的位數(shù)為48位，并且具有FSK，PSK等數(shù)字調(diào)制功能。AD9852是具有高集成度的DDS芯片，內(nèi)部結(jié)合有高速性能的DAC和一個(gè)比較器，構(gòu)成了一個(gè)數(shù)字可編程的合成器。當(dāng)給定一個(gè)精確的參考時(shí)鐘源時(shí)，AD9852就會(huì)產(chǎn)生一個(gè)高穩(wěn)定度，頻率、相位及幅度均可編程的正弦波輸出。AD9852的頻率控制字達(dá)到48位，使其頻率分辨率可達(dá)1μHz。其相位截?cái)嗟?7位，使得AD9852具有極好的自由雜散動(dòng)態(tài)范圍SFDR。AD9852還提供14位的數(shù)字控制的相位調(diào)制。其結(jié)構(gòu)框圖如圖4所示。

　　整機(jī)上電復(fù)位后，為設(shè)置某一頻率值，需要將頻率控制字從高位至低位依次以并行方式寫入AD9852的地址04h至地址09h，VreilogHDL程序代碼如下：

2．3 幅度控制設(shè)計(jì)

　　AD9852內(nèi)嵌電流輸出型DAC，改變其輸出幅值有兩種方法：1)AD9852的輸出最大幅值由連接至56引腳的電阻Rset決定，最大滿擺幅輸出電流為20mA，電阻Rset與輸出電流Iout的關(guān)系為：Iout=39．9／Rset；2)AD9852的地址21h、22h為幅度控制寄存器，更改其控制字即可改變輸出信號(hào)幅值。

　　整機(jī)上電復(fù)位后，為設(shè)置某一幅值，需要將幅度控制字從高位至低位依次以并行方式寫入AD9852的地址21h、22h，VreilogHDL程序代碼如下：

　　2．4 AM設(shè)計(jì)

　　基于2.3討論的幅度控制設(shè)計(jì)，加入外調(diào)制信號(hào)可進(jìn)一步實(shí)現(xiàn)AM調(diào)制，其中，外部調(diào)制信號(hào)的產(chǎn)生框圖如圖5所示：

　　圖5中，RAM存儲(chǔ)外調(diào)制信號(hào)波形，本文中需要存儲(chǔ)正弦波波形，由RAM和FPGA共同構(gòu)建NCO。存儲(chǔ)的數(shù)值由上位機(jī)計(jì)算得出，并通過FPGA寫入RAM中。RAM中的數(shù)據(jù)被FPGA讀出后，由數(shù)字乘法器對(duì)其進(jìn)行放大，乘系數(shù)因子由AM的調(diào)幅深度決定。向AD9852的地址21h、22h(幅度控制寄存器)寫入外部調(diào)制信號(hào)所對(duì)應(yīng)的波形數(shù)據(jù)，即可實(shí)現(xiàn)調(diào)制速率、調(diào)制深度均可控的AM調(diào)制。

　　2．5 波形輸出設(shè)計(jì)

　　AD9852所產(chǎn)生的信號(hào)直接由器件內(nèi)部的余弦DAC輸出，內(nèi)部不含低通濾波器，故要對(duì)其輸出信號(hào)進(jìn)行濾波處理。本文中，為了降低AD9852內(nèi)部系統(tǒng)時(shí)鐘的干擾，采用了具有下降速度更快、且較窄過渡帶特性的7階橢圓濾波器。如圖6所示。

　　AD9852輸出信號(hào)的幅度范圍較小，需要根據(jù)實(shí)際應(yīng)用情況進(jìn)行放大處理，本文采用運(yùn)算放大器LM7171搭建負(fù)反饋放大電路。

　　3 結(jié)束語(yǔ)

　　本文介紹了基準(zhǔn)源的設(shè)計(jì)方法，采用DDS技術(shù)，具有頻率分辨率高、相位連續(xù)、低相噪低雜散等優(yōu)點(diǎn)?；鶞?zhǔn)源的頻率、幅度均可控。同時(shí)，論述了AM的實(shí)現(xiàn)方法，相對(duì)于傳統(tǒng)模擬方式的設(shè)計(jì)方法，更加輕便、小巧，且線性度良好，便于校準(zhǔn)和批生產(chǎn)。該DDS已使用于便攜式信號(hào)源中，經(jīng)實(shí)測(cè)整機(jī)系統(tǒng)運(yùn)行穩(wěn)定，在總參某項(xiàng)目中得到實(shí)際應(yīng)用，達(dá)到了預(yù)期的目標(biāo)，具有推廣價(jià)值。