眾所周知FPGA開發(fā)實質(zhì)是硬件描述，無論是語言還是FPGA內(nèi)部都可以理解為是在設(shè)計硬件電路。設(shè)計一個系統(tǒng)電路，首先要對系統(tǒng)有宏觀的理解，然后再對系統(tǒng)模塊逐一慢慢分解為一個個小的功能單元，這些功能單元可以是IP核或者其它項目開發(fā)好的單元。如下圖所示：

自上而下的設(shè)計是把系統(tǒng)模塊作為基本單元，然后再逐一分解，一直這樣分解下去，直到無法進一步分解，可以用EDA元件庫中的元件來實現(xiàn)為止。 下邊以設(shè)計一個全加器為例，全加器和半加器不同的是除了兩個加數(shù)以外還有一個加數(shù)，第三個加數(shù)是上一級加法器的進位信號，這樣就相當于是三個1bit的數(shù)相加。首先給頂層模塊取一個名字為full_adder，框圖如下：

我們用一個方法推導一下：全加器有三個 1bit 的加數(shù)，我們可以先實現(xiàn)兩個數(shù)的加和，再加上第三個數(shù)并不會影響最后的結(jié)果。我們知道兩個數(shù)的加和就是半加器所實現(xiàn)的功能，所以先進行的兩個數(shù)的加和運算需要用到一個半加器來實現(xiàn)，然后輸出求和信號和進位信號，求和信號再和第三個加數(shù)加和需要再使用一個半加器，然后輸出進位信號和最后的總和號。但是進位信號有兩個，這兩個進位信號都是有用的，但又不會同時為存在，一個有效即有效，所以將兩個半加器的進位信號用一個或門運算后作為最后的輸出進位信號（也可以用邏輯表達式的方式推導）

本例中全加器可以用兩個半加器組成，兩個進位信號用或門輸出。

紅色的為頂層的信號線，黑色的為底層模塊的信號線，信號的顏色變化也代表層的變化。

將half_adder0 的 sum 信號和 half_adder1 的 in1 信號連接，連接線還單獨取了一個名字為h0_sum 用于將 sum 信號的數(shù)據(jù)傳到頂層（否則兩個獨立模塊是沒有任何交集的）。 每一個模塊都相當于一個實體的“芯片”，而框圖中的 half_adder0 和 half_adder1 就相當于兩個不同的半加器芯片，再加上一個或門芯片就可以實現(xiàn)一個具有全加器功能的系統(tǒng)，這做好的這個全加器也是一個模塊，如有需要也可以把這個模塊當成一個“芯片”用在其他的系統(tǒng)中。所以設(shè)計的時候我們可以把每個模塊都做好，特別是具有通用性功能的模塊，等用到的時候我們不必關(guān)心其內(nèi)部結(jié)構(gòu)是怎樣的，只需知道其功能和端口信號，直接拿過來使用即可，是不是很方便。

頂層模塊代碼如下所示：

將開發(fā)好的半加器文件引用進去即可。如下圖：

代碼進行RTL綜合，得到電路框圖如下所示：

在以后設(shè)計中有很多情況具有特定功能的模塊需要再次調(diào)用，可能會有數(shù)十個模塊要調(diào)用，為了方便調(diào)用，我們往往把具有獨立功能的模塊做成通用模塊，日積月累，當我們積累的越來越多，開發(fā)也會變的很容易。 層次化設(shè)計有個問題，就是直接驗證頂層模塊，如果子模塊有問題，這樣我們再分析時往往很復雜，所以推薦要先對子模塊進行單獨驗證，這樣不至于當整個設(shè)計太大的時候直接驗頂層模塊而導致錯誤很難查找，養(yǎng)成習慣會讓設(shè)計越來越輕松，越來越順利。

審核編輯：黃飛

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