Xilinx Vivado硬件診斷和校驗(yàn)

1背景知識(shí)

在我們的FPGA設(shè)計(jì)項(xiàng)目中，硬件的診斷和校驗(yàn)可能會(huì)占去超過30%—40%的FPGA開發(fā)時(shí)間，F(xiàn)PGA的debug也是FPGA設(shè)計(jì)中重要的一環(huán)。掌握并靈活運(yùn)用FPGA設(shè)計(jì)工具的debug功能也是加快FPGA設(shè)計(jì)的關(guān)鍵。

1.1 ILA(Integrated Logic Analyzer)

FPGA設(shè)計(jì)中的信號(hào)連接到ILA核的時(shí)鐘和探針輸入如圖1。這些信號(hào)附加到探針輸入，以設(shè)計(jì)速度采樣，并使用片上塊RAM（BRAM）存儲(chǔ)。核參數(shù)指定探針的數(shù)量、跟蹤樣本深度和每個(gè)探針輸入的寬度。使用與FPGA的JTAG接口連接的自動(dòng)實(shí)例化調(diào)試核心集線器與ILA核進(jìn)行通信。

圖1 ILA Core

1.2 VIO (Virtual Input/Output core)

VIO核是一個(gè)可定制的核，可以實(shí)時(shí)監(jiān)控和驅(qū)動(dòng)內(nèi)部FPGA信號(hào)。不像ILA核，不需要片上或片外RAM。

VIO核有兩種類型的信號(hào)：
. Input probes
.Output probes

Xilinx Vivado硬件診斷和校驗(yàn)

圖2 VIO Block Diagram

2 ila 和 vio在工程中使用

我們使用uart工程來做示例。

Xilinx Vivado硬件診斷和校驗(yàn)

圖3 uart示例模塊圖

如圖3所示，整個(gè)串口工程包括波特率時(shí)鐘產(chǎn)生模塊，串口接收模塊和串口發(fā)送模塊。我們將使用ila IP對(duì)uart_rx模塊的接收數(shù)據(jù)進(jìn)行debug，使用vio IP對(duì)uart_tx模塊進(jìn)行debug。

Xilinx Vivado硬件診斷和校驗(yàn)

我們使用Ila將對(duì) rx_data的接收數(shù)據(jù)進(jìn)行實(shí)時(shí)觀測(cè)，以此來判斷程序是否正確。

2.1 ila IP和vio IP的創(chuàng)建

Ila IP的創(chuàng)建，首先打開 IP Catalog如圖4。

Xilinx Vivado硬件診斷和校驗(yàn)

圖4 IP Catalog

搜索ila如圖5。

Xilinx Vivado硬件診斷和校驗(yàn)

圖5 ila ip

雙擊打開ila IP ,相關(guān)參數(shù)設(shè)置如圖6。

Xilinx Vivado硬件診斷和校驗(yàn)

圖6 ila IP參數(shù)設(shè)置

Ila IP的探頭位寬設(shè)置如圖7。

Xilinx Vivado硬件診斷和校驗(yàn)

圖7 Ila IP位寬的設(shè)置

Vio的設(shè)置如圖8和圖9。

Xilinx Vivado硬件診斷和校驗(yàn)

圖8 探頭個(gè)數(shù)的設(shè)置

Xilinx Vivado硬件診斷和校驗(yàn)

圖9 探頭數(shù)據(jù)位寬和初始化值的設(shè)置

對(duì)Ila IP 和 vio IP的例化。

Xilinx Vivado硬件診斷和校驗(yàn)

然后我們綜合實(shí)現(xiàn)完成后下載程序如圖10。

Xilinx Vivado硬件診斷和校驗(yàn)

圖10 programming FPGA

2.2 ila 和vio對(duì)uart的實(shí)時(shí)數(shù)據(jù)采集

Ila的調(diào)試，我們使用rx_done 信號(hào)作為觸發(fā)信號(hào)，設(shè)置觸發(fā)條件等于1，如圖11所示。

圖11 觸發(fā)條件的設(shè)置

我們使用串口工具發(fā)送數(shù)據(jù)，觸發(fā)以后我們可以觀測(cè)到FPGA內(nèi)部rx_data接收完成后的數(shù)據(jù)如圖12。

Xilinx Vivado硬件診斷和校驗(yàn)

圖12 ila IP 觀測(cè)到FPGA內(nèi)部信號(hào)的變化

Vio的調(diào)試，點(diǎn)擊+號(hào)，添加三個(gè)數(shù)據(jù)端口如圖所示13。

圖13 vio觀測(cè)端口的設(shè)置

當(dāng)tx_en 為1時(shí)將tx_data上的數(shù)據(jù)從FPGA內(nèi)部發(fā)送到串口工具上，如圖14所示。

Xilinx Vivado硬件診斷和校驗(yàn)

圖14 通過vio將數(shù)據(jù)從FPGA內(nèi)部發(fā)送到串口工具

學(xué)會(huì)對(duì)FPGA內(nèi)部信號(hào)的debug是FPGA設(shè)計(jì)過程中重要的一環(huán)。Vivado的debug相對(duì)于ISE更為簡(jiǎn)單，更加易用。

閱讀全文

FPGA(632043) FPGA(632043)
RAM(119992) RAM(119992)
Xilinx(130366) Xilinx(130366)

評(píng)論

使用Xilinx口袋實(shí)驗(yàn)平臺(tái),動(dòng)手FPGA設(shè)計(jì)！

以Xilinx公司最新的Vivado FPGA集成開發(fā)環(huán)境為基礎(chǔ)，將數(shù)字邏輯設(shè)計(jì)與硬件描述語言Verilog HDL相結(jié)合，循序漸進(jìn)地介紹了基于Xilinx Vivado的數(shù)字邏輯實(shí)驗(yàn)的基本過程和方法。書中包含了大量的設(shè)計(jì)實(shí)例，內(nèi)容翔實(shí)、系統(tǒng)、全面。

2017-12-27 06:47:00

15310

Vivado IP集成器

大家好，歡迎Vivado的一個(gè)快速演示，它是xilinx新的設(shè)計(jì)套件，應(yīng)用到7系列和以上的系列器件。

2012-04-25 08:55:55

3049

硬件描述語言（HDL）編碼技術(shù)：xilinx verilog語法技巧

xilinx verilog語法技巧一硬件描述語言（HDL）編碼技術(shù)讓您： ?描述數(shù)字邏輯電路中最常見的功能。 ?充分利用Xilinx?器件的架構(gòu)特性。 1 Flip-Flops

2020-12-13 10:29:00

4344

如何實(shí)現(xiàn)基于FPGA Vivado的74系列IP封裝呢？

雙擊桌面圖標(biāo)打開Vivado 2017.2，或者選擇開始>所有程序>Xilinx Design Tools> Vivado 2017.2>Vivado 2017.2；

2023-07-30 09:39:11

1405

基于Verilog語言實(shí)現(xiàn)CRC校驗(yàn)

CRC即循環(huán)冗余校驗(yàn)碼：是數(shù)據(jù)通信領(lǐng)域中最常用的一種查錯(cuò)校驗(yàn)碼，其特征是信息字段和校驗(yàn)字段的長(zhǎng)度可以任意選定。循環(huán)冗余檢查（CRC）是一種數(shù)據(jù)傳輸檢錯(cuò)功能，對(duì)數(shù)據(jù)進(jìn)行多項(xiàng)式計(jì)算，并將得到的結(jié)果附在幀的后面，接收設(shè)備也執(zhí)行類似的算法，以保證數(shù)據(jù)傳輸?shù)恼_性和完整性。

2025-03-24 10:36:56

2324

Vivado 2013.1在啟動(dòng)時(shí)崩潰

21-36]從C：/Xilinx/Vivado/2013.1/data/parts/arch.xmlParsing RTL基元文件[C：/Xilinx/Vivado/2013.1/data/parts

2018-11-27 14:30:08

Vivado 2013.4和ISE 14.7的下載具有錯(cuò)誤的MD5校驗(yàn)和

在我的所有嘗試中，下載Vivado 2013.4所有操作系統(tǒng)完整安裝程序以及Windows完整安裝程序都帶有錯(cuò)誤的校驗(yàn)和。在幾次嘗試中，Windows的ISE 14.7full安裝程序的下載都帶有

2018-12-07 11:11:52

Vivado 2013.4異常程序終止（11）

[0x3b0060ebe0] /pkg/xilinx-vivado-/2013.4/Vivado/2013.4/lib/lnx64.o/librdi_timing.so(HASTNetworkImpl

2018-10-18 14:40:02

Vivado 2016.1無法安裝所有用戶應(yīng)用程序

此消息：bp @ bp：/opt/Xilinx/Vivado/2016.1$ source settings64.shbp@bp:/opt/Xilinx/Vivado/2016.1$ bin

2018-12-21 10:58:20

Vivado 2017.4更新：沒有有效的Xilinx安裝，可以應(yīng)用此更新

個(gè)圖標(biāo)，我可以成功打開它以啟動(dòng)一個(gè)新項(xiàng)目。當(dāng)我下載vivado 2017.4更新1并雙解壓縮并運(yùn)行安裝程序時(shí)，它會(huì)返回一條消息：“沒有有效的Xilinx安裝，可以應(yīng)用此更新?！?。我已卸載軟件并多次重新

2019-01-04 11:14:26

Vivado中xilinx_courdic IP核怎么使用

Vivado中xilinx_courdic IP核(求exp指數(shù)函數(shù))使用

2021-03-03 07:35:03

Vivado會(huì)對(duì)內(nèi)存級(jí)聯(lián)中未連接的奇偶校驗(yàn)信號(hào)發(fā)出很多警告

與模擬不同（可能從存儲(chǔ)器讀取錯(cuò)誤值）。在設(shè)計(jì)實(shí)現(xiàn)期間，Vivado會(huì)對(duì)內(nèi)存級(jí)聯(lián)中未連接的奇偶校驗(yàn)信號(hào)發(fā)出很多警告，請(qǐng)參見下文：警告：[DRC 23-20]規(guī)則違規(guī)（REQP-1902

2018-11-08 11:35:23

Xilinx-Vivado/Ise許可證沒有顯示

你好，我們?cè)?016年3月購買了Xilinx-Vivado / Ise的完整版本。我的同事將我添加為“管理員”，因此我也可以創(chuàng)建許可證。但它沒有顯示在我的xilinx帳戶中，因此我無法生成許可證。我

2018-12-21 11:00:57

Xilinx-Vivado許可證沒有顯示

嗨，我的同事為我添加了“admin”作為許可證（Vivado / ISE-System） -2016年3月購買的產(chǎn)品。當(dāng)我登錄Xilinx許可時(shí)，它沒有顯示出來。我收到了Xilinx發(fā)送的關(guān)于將我

2018-12-21 10:58:55

Xilinx Vivado Webpack + SDk安裝時(shí)許可證管理器崩潰該怎么辦？

親愛的Xilinx，我有一臺(tái)Windows 8.1聯(lián)想G500筆記本電腦，我試圖安裝最新的Xilinx Vivado Webpack + SDk。安裝成功完成，但是當(dāng)我嘗試安裝許可證時(shí)，許可證

2019-11-08 08:56:31

Xilinx ISE和Vivado中的運(yùn)行時(shí)文件如何終止

我現(xiàn)在運(yùn)行了幾個(gè)項(xiàng)目我觀察到安裝了程序Xilinx ISE和Vivado的目錄高達(dá)50 GB，因?yàn)槲蚁朐谶\(yùn)行項(xiàng)目期間生成的文件。我不記得一開始是不是那么多。請(qǐng)告訴我哪些可以刪除的“運(yùn)行時(shí)”文件以及

2018-12-20 11:20:46

vivado hls 寫的IP核(某函數(shù)) 如何在 vivado 里面連接PS并且導(dǎo)出到Xilinx SDK調(diào)用，最后把值放到內(nèi)存里面?（使用AXI？）

本人在學(xué)習(xí)vivado系列軟件開發(fā)套件的時(shí)候遇到以下問題.硬件平臺(tái):米爾科技 Z-turn 7020 Board.問題描述:我在Vivado hls 里面寫了一個(gè)函數(shù)int add(int a

2016-01-28 18:40:28

vivado libise.dll缺失

：/ Xilinx / Vivado Vivado Launchtime時(shí)出錯(cuò)我們的錯(cuò)誤（附件是錯(cuò)誤信息窗口的快照）診斷：i）關(guān)于vivado版本2014.3.1和2014.4ii）重新安裝vivado次數(shù)iii）在

2020-03-25 09:00:33

xilinx vivado 2013.4 教程

哪位大神能夠分享一下關(guān)于xilinx vivado 2013.4 的教程啊，小弟感激不敬！??！

2014-03-26 21:38:02

和校驗(yàn)遇到數(shù)據(jù)校驗(yàn)不到而導(dǎo)致出錯(cuò)

串口發(fā)送數(shù)據(jù)時(shí)，利用和校驗(yàn)的方法對(duì)數(shù)據(jù)進(jìn)行校驗(yàn)，但是遇到數(shù)據(jù)校驗(yàn)不到而導(dǎo)致出錯(cuò)，請(qǐng)問這種情況該如何解決？

2019-04-14 23:04:27

UART偶校驗(yàn)和奇校驗(yàn)介紹

奇校驗(yàn)：校驗(yàn)位使一幀數(shù)據(jù)中數(shù)據(jù)位和校驗(yàn)位中“1”的總數(shù)為奇數(shù)。偶校驗(yàn)：校驗(yàn)位使一幀數(shù)據(jù)中數(shù)據(jù)位和校驗(yàn)位中“1”的總數(shù)為偶數(shù)。

2025-12-15 06:02:21

三菱PLC和校驗(yàn)計(jì)算器

2017-07-21 15:59:15

下載Xilinx Vivado 2017.1時(shí)出錯(cuò)

您好，我想下載Xilinx Vivado 2017.1但是，每次我收到以下錯(cuò)誤：“由于您的帳戶導(dǎo)出合規(guī)性驗(yàn)證失敗，我們無法滿足您的要求?！闭l能幫我？提前致謝以上來自于谷歌翻譯以下為原文Hello

2018-12-27 10:41:52

使用Vivado實(shí)現(xiàn)硬宏的示例？

嗨，我正在尋找有關(guān)如何使用Xilinx Vivado創(chuàng)建Hard宏的示例。了解如何在設(shè)計(jì)中修復(fù)路由并在閱讀pdf（下面）時(shí)，提到可以根據(jù)要求提供示例，這將非常有幫助。我是否可以收到一些此實(shí)施的示例

2018-11-12 14:42:01

關(guān)于Xilinx的vivado

請(qǐng)問一下Xilinx公司發(fā)布的vivado具體的作用是什么，剛剛接觸到，以前一直用quartus ii，沒有使用過ise，后來今天聽說了vivado，不知道是做什么用的，希望大家都能參與討論中，謝謝。

2015-04-15 16:51:00

可以使用Vivado安裝Xilinx系統(tǒng)生成器嗎

，但現(xiàn)在有了Vivado，我沒有看到這樣的應(yīng)用程序我希望Xilinx不要像許多其他應(yīng)用程序那樣放棄這個(gè)應(yīng)用程序以上來自于谷歌翻譯以下為原文Hello everyone Can I Install

2018-12-27 10:57:02

在ubuntu上安裝Vivado時(shí)出現(xiàn)錯(cuò)誤

/Xilinx/Vivado/2013.2/tps/lnx64/jre/lib/amd64/server/ libjvm.so /opt/Xilinx/Vivado/2013.2/tps/lnx64

2018-12-10 10:29:37

如何使用Xilinx Vivado工具對(duì)帶有MCS文件的Spansion配置閃存進(jìn)行編程

嗨，我正在使用Xilinx Vivado工具對(duì)帶有MCS文件的Spansion配置閃存進(jìn)行編程，并且需要以0x100（256）的偏移對(duì)其進(jìn)行編程。我需要最初的256個(gè)字節(jié)來編程其他信息，并要求從地址

2020-06-09 10:28:14

如何在Linux中設(shè)置XILINX變量？

當(dāng)我試圖在Ubuntu的Synplify中調(diào)用xilinx for P＆amp; R時(shí)，它說XILINX變量尚未設(shè)置。我把它分配到vivado中的bin文件夾，但似乎是錯(cuò)誤的。看起來Synplify

2018-12-19 11:04:40

安裝vivado 2016.1時(shí)出錯(cuò)

大家好，在將vivado 2016.1安裝到d：\ xilinx時(shí)，發(fā)生以下錯(cuò)誤：提取存檔D時(shí)遇到錯(cuò)誤：\ Xilinx_Vivado_SDK_2016.1_0409_1 \ payload

2018-12-20 11:23:44

嵌入式硬件開發(fā)學(xué)習(xí)教程——Xilinx Vivado HLS案例（流程說明）

SDK 2017.4。Xilinx Vivado HLS（High-Level Synthesis，高層次綜合）工具支持將C、C++等語言轉(zhuǎn)化成硬件描述語言，同時(shí)支持基于OpenCL等框架

2021-11-11 09:38:32

怎么在沒有互聯(lián)網(wǎng)且沒有CD的工作站上安裝Xilinx Vivado Design Suite

xilinx.notification@entitlenow.com with the ‘get license’ links. The installation steps require Vivado Design Suite\Vivado

2018-12-19 11:21:19

想問下CAN總線即時(shí)通訊時(shí)每幀數(shù)據(jù)前后是否需要添加幀頭和校驗(yàn)位呢？

如題，項(xiàng)目需要通過CAN總線發(fā)送數(shù)據(jù)包。我看232串口通訊程序好像需要加幀頭和校驗(yàn)位；但不知道CAN通訊程序是否也需要加幀頭（我想應(yīng)該要加吧）和校驗(yàn)位呢？不確定要不要加校驗(yàn)位是因?yàn)楹孟馛AN總線硬件本身有個(gè)冗余校驗(yàn)吧？我是新手，希望有經(jīng)驗(yàn)的朋友能給講講，網(wǎng)上沒有找到需要的，謝謝！

2018-04-17 17:57:58

我能理解硬件目標(biāo)是Xilinx平臺(tái)電纜嗎？

_tcf / Xilinx / 00001055804d01 什么是硬件目標(biāo)？在ug835中，有一個(gè)關(guān)于get_hw_target的解釋。它顯示“系統(tǒng)板上的硬件目標(biāo)與Vivado設(shè)計(jì)套件之間的連接由Xilinx

2018-10-30 11:12:37

求Vivado軟件菜單基礎(chǔ)知識(shí)的Xilinx PDF？

我在Digilent論壇上看到有關(guān)于學(xué)習(xí)Vivado軟件菜單基礎(chǔ)知識(shí)的Xilinx PDF，我在哪里可以找到PDF？此外，當(dāng)我安裝Vivado時(shí)，我安裝了所有內(nèi)容，我是初學(xué)者，如果我只是安裝一個(gè)簡(jiǎn)單的Vivado菜單，那將是最好的，但我如何恢復(fù)它，這會(huì)以任何方式搞砸我的許可證？traymond

2020-04-30 09:32:35

請(qǐng)問Xilinx Vivado完整設(shè)計(jì)許可證優(yōu)點(diǎn)有哪些？

你好，我安裝了Xilinx vivado 2015.2，我將開始為USRP x310編寫計(jì)算引擎。為此，我需要一個(gè)完整的Xilinx設(shè)計(jì)許可證。首先，我想澄清一下本網(wǎng)站末尾發(fā)布的許可是否合適，因?yàn)槲?/div>

2020-05-06 07:58:17

請(qǐng)問如何查找xilinx位文件的校驗(yàn)和？

嗨，由于找到了xilinx位文件的校驗(yàn)和，我們遇到了一個(gè)項(xiàng)目。請(qǐng)知道是否有人想知道xilinx位文件的校驗(yàn)和。問候，VINIL

2020-05-06 10:19:25

邏輯設(shè)計(jì)和校驗(yàn)工具v3.3版本下載

邏輯設(shè)計(jì)和校驗(yàn)工具v3.3版本下載完整資料。大小:61.1M[hide]邏輯設(shè)計(jì)和校驗(yàn)工具v3.3.rar[/hide]

2009-10-29 14:32:52

霧霾傳感器串口協(xié)議怎么寫，串口數(shù)據(jù)有字頭和和校驗(yàn)

我的霧霾傳感器不停的在發(fā)送32字節(jié)一組的數(shù)據(jù)，其中前兩個(gè)字節(jié)為0x42和0x4d是不變的最后兩位為和校驗(yàn)，串口中斷服務(wù)程序不會(huì)寫，大家?guī)蛶臀野 霧霾傳感器發(fā)送來的數(shù)據(jù)如：{0x42

2017-05-07 15:31:42

#硬聲創(chuàng)作季 #FPGA Xilinx開發(fā)-01 Vivado設(shè)計(jì)流程及使用模式-1

fpga芯片XilinxVivado

水管工發(fā)布于 2022-10-08 22:38:19

1054

Xilinx 發(fā)布Vivado2013.3新增全新設(shè)計(jì)方法及功能

中國北京- All Programmable 技術(shù)和器件的全球領(lǐng)先企業(yè)賽靈思公司（Xilinx， Inc. （NASDAQ:XLNX））今天發(fā)布Vivado Design Suite2013.3版本

2013-10-29 10:29:49

991

Xilinx發(fā)布Vivado 2013.3 新增全新設(shè)計(jì)方法及功能

Xilinx發(fā)布Vivado Design Suite 2013.3版本，新增最新UltraFast設(shè)計(jì)方法及新一代即插即用IP和部分重配置功能，豐富設(shè)計(jì)流程，實(shí)現(xiàn)前所未有的IP易用性，進(jìn)一步提高設(shè)計(jì)生產(chǎn)力

2013-12-24 17:51:23

1635

Xilinx發(fā)布Vivado 2015.1版加速系統(tǒng)驗(yàn)證

2015年5月5日，中國北京 - All Programmable技術(shù)和器件的全球領(lǐng)先企業(yè)賽靈思公司（Xilinx， Inc. （NASDAQ:XLNX））今天宣布推出可加速系統(tǒng)驗(yàn)證的Vivado?設(shè)計(jì)套件2015.1版。該版本具備多項(xiàng)可加速全可編程FPGA和SoC開發(fā)及部署的主要先進(jìn)功能。

2015-05-05 17:12:01

1426

深入淺出玩轉(zhuǎn)Xilinx Vivado工具實(shí)戰(zhàn)設(shè)計(jì)技巧

Xilinx采用先進(jìn)的 EDA 技術(shù)和方法，提供了全新的工具套件Vivado，面向未來“All-Programmable”器件。Vivado開發(fā)套件提供全新構(gòu)建的SoC 增強(qiáng)型、以IP和系統(tǒng)為中心

2017-02-08 04:10:11

881

Xilinx 誠邀您參加 2016 Club Vivado 用戶群大會(huì)

一年一度的 Club Vivado 用戶群大會(huì)即將在全球 9 大城市舉行。Xilinx 誠摯歡迎全球的 Vivado 用戶參與到這一免費(fèi)活動(dòng)中。您將有機(jī)會(huì)與 1,000 多位設(shè)計(jì)工程師同行

2017-02-08 06:04:03

332

Hackaday讀者有話說：Vivado HLS使用經(jīng)驗(yàn)分享

，Xilinx Vivado HLS是一個(gè)高級(jí)綜合工具，能夠?qū)語言轉(zhuǎn)換成硬件描述語言（HDL）,也就是說我們可以用C語言來實(shí)現(xiàn)HDL模塊編程了。圖1 Vivado HLS工作流程第一位Hacker

2017-02-08 20:01:59

846

Vivado獲取License的步驟教程

無論此刻你是一個(gè)需要安裝Xilinx Vivado工具鏈的入門菜鳥，還是已有l(wèi)icense過期的Vivado老鐵，今兒咱就借著這篇文章，把學(xué)習(xí)「Vivado如何獲取License」這檔子事兒給說通透咯~ 手把手教程，分三部分講述。

2018-07-03 09:54:00

63011

循環(huán)冗余校驗(yàn)奇偶校驗(yàn)累加和校驗(yàn)等知識(shí)分享

CRC校驗(yàn)（循環(huán)冗余校驗(yàn)）是數(shù)據(jù)通訊中最常采用的校驗(yàn)方式。在嵌入式軟件開發(fā)中，經(jīng)常要用到CRC

2017-11-08 09:31:12

9382

用Xilinx Vivado HLS可以快速、高效地實(shí)現(xiàn)QRD矩陣分解

使用Xilinx Vivado HLS（Vivado 高層次綜合）工具實(shí)現(xiàn)浮點(diǎn)復(fù)數(shù)QRD矩陣分解并提升開發(fā)效率。使用VivadoHLS可以快速、高效地基于FPGA實(shí)現(xiàn)各種矩陣分解算法，降低開發(fā)者

2017-11-17 17:47:43

4363

Tcl在Vivado中的基礎(chǔ)應(yīng)用

Xilinx的新一代設(shè)計(jì)套件Vivado相比上一代產(chǎn)品ISE，在運(yùn)行速度、算法優(yōu)化和功能整合等很多方面都有了顯著地改進(jìn)。但是對(duì)初學(xué)者來說，新的約束語言XDC以及腳本語言Tcl的引入則成為了快速掌握

2017-11-18 03:52:01

5363

crc校驗(yàn)簡(jiǎn)記式意思

CRC即循環(huán)冗余校驗(yàn)碼（Cyclic Redundancy Check）：是數(shù)據(jù)通信領(lǐng)域中最常用的一種查錯(cuò)校驗(yàn)碼，其特征是信息字段和校驗(yàn)字段的長(zhǎng)度可以任意選定。循環(huán)冗余檢查（CRC）是一種數(shù)據(jù)傳輸檢錯(cuò)功能，對(duì)數(shù)據(jù)進(jìn)行多項(xiàng)式計(jì)算，并將得到的結(jié)果附在幀的后面

2017-12-04 08:51:24

2202

西門子plc的crc校驗(yàn)程序

國西門子公司生產(chǎn)的可編程序控制器在我國的應(yīng)用也相當(dāng)廣泛，在冶金、化工、印刷生產(chǎn)線等領(lǐng)域都有應(yīng)用。RC即循環(huán)冗余校驗(yàn)碼：是數(shù)據(jù)通信領(lǐng)域中最常用的一種查錯(cuò)校驗(yàn)碼，其特征是信息字段和校驗(yàn)字段的長(zhǎng)度可以任意選定。

2017-12-04 09:41:06

15815

crc校驗(yàn)錯(cuò)誤_crc校驗(yàn)錯(cuò)誤怎么解決

CRC即循環(huán)冗余校驗(yàn)碼（Cyclic Redundancy Check［1］）：是數(shù)據(jù)通信領(lǐng)域中最常用的一種查錯(cuò)校驗(yàn)碼，其特征是信息字段和校驗(yàn)字段的長(zhǎng)度可以任意選定。循環(huán)冗余檢查（CRC）是一種

2017-12-05 15:34:30

49537

漢明碼原理和校驗(yàn)及實(shí)現(xiàn)

.簡(jiǎn)而言之，所有校驗(yàn)位覆蓋了數(shù)據(jù)位置和該校驗(yàn)位位置的二進(jìn)制與的值不為0的數(shù)。采用奇校驗(yàn)還是偶校驗(yàn)都是可行的。偶校驗(yàn)從數(shù)學(xué)的角度看更簡(jiǎn)單一些，但在實(shí)踐中并沒有區(qū)別。

2018-03-02 15:20:27

25503

Xilinx Vivado SDK 2017.2 0616 1 Win64軟件免費(fèi)下載

vivado 2017.2是一款Xilinx開發(fā)的功能強(qiáng)大的產(chǎn)品加工分析軟件，在專業(yè)化的產(chǎn)品加工方面，提高產(chǎn)品上市的時(shí)間決定于加工的流程設(shè)計(jì)以及優(yōu)化的設(shè)計(jì)方案，定制一套專業(yè)的加工流程是每一個(gè)廠家以及

2018-04-19 17:20:33

325

Getting Started with Vivado High-Level Synthesis

Xilinx公司講述：Getting Started with Vivado High-Level Synthesis

2018-06-04 13:47:00

4478

TCL腳本簡(jiǎn)介 vivado hls 的設(shè)計(jì)流程

Vivado HLS 是 Xilinx 提供的一個(gè)工具，是 Vivado Design Suite 的一部分，能把基于 C 的設(shè)計(jì) （C、C++ 或 SystemC）轉(zhuǎn)換成在 Xilinx 全可編程芯片上實(shí)現(xiàn)用的 RTL 設(shè)計(jì)文件（VHDL/Verilog 或 SystemC）。

2018-06-05 10:31:00

7419

Vivado HLS實(shí)現(xiàn)Canny邊緣檢測(cè)硬件加速實(shí)現(xiàn)方法

Vivado HLS是Xilinx公司推出的加速數(shù)字系統(tǒng)設(shè)計(jì)開發(fā)工具，直接使用C、C++或SystemC開發(fā)的高層描述來綜合數(shù)字硬件，替代用VHDL或Verilog實(shí)現(xiàn)FPGA硬件設(shè)計(jì)[6]，實(shí)現(xiàn)設(shè)計(jì)的功能和硬件分離，不需要關(guān)心低層次具體細(xì)節(jié)，具有很強(qiáng)的靈活性，有效降低數(shù)字系統(tǒng)設(shè)計(jì)開發(fā)周期。

2018-10-04 10:41:00

8295

Vivado下的仿真詳細(xì)過程

本文通過一個(gè)簡(jiǎn)單的例子，介紹Vivado 下的仿真過程。主要參考了miz702的教程，同時(shí)也參考了Xilinx的ug937, xapp199.。

2018-11-10 10:53:51

38382

如何使用Vivado設(shè)計(jì)套件配合Xilinx評(píng)估板的設(shè)計(jì)

了解如何使用Vivado設(shè)計(jì)套件的電路板感知功能快速配置和實(shí)施針對(duì)Xilinx評(píng)估板的設(shè)計(jì)。

2018-11-26 06:03:00

3838

如何用SMART編寫CRC校驗(yàn)算法程序

CRC即循環(huán)冗余校驗(yàn)碼（Cyclic Redundancy Check）：是數(shù)據(jù)通信領(lǐng)域中最常用的一種查錯(cuò)校驗(yàn)碼，其特征是信息字段和校驗(yàn)字段的長(zhǎng)度可以任意選定。

2018-11-26 09:50:27

10356

xilinx Vivado工具使用技巧

在Vivado Design Suite中，Vivado綜合能夠合成多種類型的屬性。在大多數(shù)情況下，這些屬性具有相同的語法和相同的行為。

2019-05-02 10:13:00

4772

數(shù)字設(shè)計(jì)FPGA應(yīng)用：硬件描述語言與VIVADO

本課程以目前流行的Xilinx 7系列FPGA的開發(fā)為主線，全面講解FPGA的原理及電路設(shè)計(jì)、Verilog HDL語言及VIVADO的應(yīng)用，并循序漸進(jìn)地從組合邏輯、時(shí)序邏輯的開發(fā)開始，深入到FPGA的基礎(chǔ)應(yīng)用、綜合應(yīng)用和進(jìn)階應(yīng)用。

2019-12-05 07:06:00

2845

Xilinx Vivado I/O延遲約束介紹

1 I/O延遲約束介紹要在設(shè)計(jì)中精確建模外部時(shí)序，必須為輸入和輸出端口提供時(shí)序信息。Xilinx Vivado集成設(shè)計(jì)環(huán)境（IDE）僅在FPGA邊界內(nèi)識(shí)別時(shí)序，因此必須使用以下命令指定超出這些邊界

2020-11-29 10:01:16

6236

Vivado硬件平臺(tái)更新后Vitis工程要如何快捷更新

Vivado硬件平臺(tái)更新后Vitis工程如何快捷更新

2021-01-22 05:51:23

2942

如何使用Vivado 開發(fā)套件創(chuàng)建硬件工程

本文主要介紹如何使用Vivado 開發(fā)套件創(chuàng)建硬件工程。

2022-02-08 10:41:59

2015

Vivado硬件平臺(tái)更新后Vitis工程如何快捷更新

Vivado硬件平臺(tái)更新后Vitis工程如何快捷更新

2021-01-28 09:28:18

Vivado 開發(fā)教程(一) 創(chuàng)建新硬件工程

本文主要介紹如何使用Vivado 開發(fā)套件創(chuàng)建硬件工程。

2021-02-02 07:13:32

Xilinx_Vivado_zynq7000入門筆記

Xilinx_Vivado_zynq7000入門筆記說明。

2021-04-08 11:48:02

關(guān)于STM32F4xx的硬件CRC32校驗(yàn)

關(guān)于STM32F4xx的硬件CRC32校驗(yàn)一、概述前段時(shí)間由于項(xiàng)目所需，要對(duì)MCU上某些數(shù)據(jù)進(jìn)行CRC32校驗(yàn)，MCU選用的是STM32F4系列，以前看到過STM32有硬件CRC32校驗(yàn)功能，決定

2021-12-03 15:51:08

串口通信校驗(yàn)方式：奇偶校驗(yàn)、累加和校驗(yàn)

利用串口傳輸數(shù)據(jù)時(shí)，近距離傳輸還好，遠(yuǎn)距離傳輸由于線路長(zhǎng)度影響，可能會(huì)使信號(hào)在傳輸過程中出現(xiàn)不可預(yù)知的錯(cuò)誤，為了達(dá)到通信的穩(wěn)定性，在遠(yuǎn)距離通信時(shí)一般要引入一種校驗(yàn)方式來去除干擾。

2022-04-12 10:09:49

26318

奇偶校驗(yàn)的優(yōu)缺點(diǎn)及奇偶校驗(yàn)代碼實(shí)現(xiàn)

，則校驗(yàn)位為“1”，奇數(shù)相反。以發(fā)送字符：10101010為例 ? 偶校驗(yàn)（even parity）：讓傳輸?shù)臄?shù)據(jù)（包含校驗(yàn)位）中1的個(gè)數(shù)為偶數(shù)。即：如果傳輸字節(jié)中1的個(gè)數(shù)是偶數(shù)，則校驗(yàn)位為“0”，奇數(shù)相反。還是以發(fā)送字符：10101010為例 ? 數(shù)據(jù)和校驗(yàn)位發(fā)送給接受方后，

2022-06-18 18:14:56

17134

流量計(jì)零位檢查和校驗(yàn)注意事項(xiàng)

關(guān)斷切斷閥對(duì)流量零位示值進(jìn)行檢查和校驗(yàn)是流量示值驗(yàn)證的首要任務(wù)。這是因?yàn)榱髁坑?jì)零位如果不準(zhǔn)，將對(duì)量程范圍內(nèi)的各點(diǎn)示值都產(chǎn)生影響。在作零位檢查和校驗(yàn)時(shí)應(yīng)注意以下事項(xiàng)。

2022-10-09 08:11:06

3331

Xilinx Vivado LOCK_PINS屬性介紹

LOCK_PINS 是 Xilinx Vivado 做物理約束的屬性之一。用來將LUT的邏輯輸入（I0,，I1，I2...）綁定到其物理輸入pin上（A6，A5，A4...）。

2023-01-11 10:52:24

1810

Xilinx FPGA Vivado開發(fā)流程介紹

系統(tǒng)性的掌握技術(shù)開發(fā)以及相關(guān)要求，對(duì)個(gè)人就業(yè)以及職業(yè)發(fā)展都有著潛在的幫助，希望對(duì)大家有所幫助。本次帶來Vivado系列，Vivado開發(fā)軟件開發(fā)設(shè)計(jì)流程。話不多說，上貨。

2023-02-21 09:16:44

5063

用TCL定制Vivado設(shè)計(jì)實(shí)現(xiàn)流程

今天推出Xilinx已發(fā)布的《Vivado使用誤區(qū)與進(jìn)階》系列：用TCL定制Vivado設(shè)計(jì)實(shí)現(xiàn)流程。

2023-05-05 09:44:46

2068

為EBAZ4205創(chuàng)建Xilinx Vivado板文件

電子發(fā)燒友網(wǎng)站提供《為EBAZ4205創(chuàng)建Xilinx Vivado板文件.zip》資料免費(fèi)下載

2023-06-16 11:41:02

串行通信中的波特率、數(shù)據(jù)位和校驗(yàn)位設(shè)置

當(dāng)進(jìn)行串行通信時(shí)，波特率、數(shù)據(jù)位和校驗(yàn)位是必須要設(shè)置的參數(shù)，以確保發(fā)送端和接收端之間的數(shù)據(jù)傳輸能夠正確進(jìn)行。

2023-06-29 18:14:33

9104

Vivado Design Suite教程：嵌入式處理器硬件設(shè)計(jì)

電子發(fā)燒友網(wǎng)站提供《Vivado Design Suite教程：嵌入式處理器硬件設(shè)計(jì).pdf》資料免費(fèi)下載

2023-09-15 10:12:33

Vivado編譯常見錯(cuò)誤與關(guān)鍵警告梳理與解析

Xilinx Vivado開發(fā)環(huán)境編譯HDL時(shí)，對(duì)時(shí)鐘信號(hào)設(shè)置了編譯規(guī)則，如果時(shí)鐘由于硬件設(shè)計(jì)原因分配到了普通IO上，而非_SRCC或者_(dá)MRCC專用時(shí)鐘管腳上時(shí)，編譯器就會(huì)提示錯(cuò)誤。

2024-04-15 11:38:26

13019