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基于減少8B/10B編碼器占用的邏輯資源和保證該編碼器誤碼率為0的目的，采用查表法和組合邏輯實(shí)現(xiàn)相結(jié)合的方法設(shè)計(jì)實(shí)現(xiàn)了符合嵌入式互連規(guī)范Rapidl0協(xié)議的8B/10B編碼器，通過(guò)偽隨機(jī)二進(jìn)制序列（Pseudo Random Binary Sequence，PRBS）檢測(cè)方法對(duì)該編碼器進(jìn)行驗(yàn)證。FPGA綜合結(jié)果表明，該設(shè)計(jì)占用的LUT為32，占用較少的邏輯資源。采用PIU3S-7測(cè)試結(jié)果表明，該8B/10B編碼電路誤碼率為O，表明了該8B/10B編碼器傳輸信息的可靠性。
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