在利用FPGA實(shí)現(xiàn)數(shù)字信號(hào)處理方面，分布式算法發(fā)揮著關(guān)鍵作用，與傳統(tǒng)的乘加結(jié)構(gòu)相比，具有并行處理的高效性特點(diǎn)。本文研究了一種16階FIR濾波器的FPGA設(shè)計(jì)方法，采用Verilog HDI 語(yǔ)言描述設(shè)計(jì)文件，在Xilinx ISE 7.1i 及ModelSimSE 6.1b平臺(tái)上進(jìn)行了實(shí)驗(yàn)仿真及時(shí)序分析， 并探討了實(shí)際工程中硬件資源利用率及運(yùn)算速度等問(wèn)題。

　　隨著系統(tǒng)對(duì)寬帶、高速、實(shí)時(shí)信號(hào)處理要求越來(lái)越高，對(duì)濾波器的處理速度、帶寬等性能要求也隨之提高。FPGA 也在逐漸取代ASIC和PDSP，用作前端數(shù)字信號(hào)處理的運(yùn)算（ 如：FIR 濾波、CORDIC算法或FFT）。

　　乘累加運(yùn)算是實(shí)現(xiàn)大多數(shù)DSP算法的重要途徑，而分布式算法， 則能夠大大提高乘累加運(yùn)算的效能，目前濾波器大致有以下幾種實(shí)現(xiàn)方法。

　　（1） 使用通用的可編程 DSP 芯片編程實(shí)現(xiàn)， 它們主要的數(shù)學(xué)運(yùn)算單元是乘累加器（MAC） 。MAC 能在一個(gè)機(jī)器時(shí)鐘周期內(nèi)完成一次乘累加運(yùn)算， 同時(shí)硬件上配備不同等級(jí)的流水結(jié)構(gòu)和哈佛結(jié)構(gòu)，能夠?qū)崿F(xiàn)高速實(shí)時(shí)的數(shù)字信號(hào)處理。但由于固定的硬件結(jié)構(gòu)和流水等級(jí)， 使得在應(yīng)用上有所限制。同時(shí)，就是同一公司的不同系列 DSP芯片，其編程的指令集也會(huì)有所不同，因而加大了開(kāi)發(fā)周期。

　　（2） 采用專(zhuān)用的 ASIC 數(shù)字信號(hào)處理芯片。這種方法是芯片體積小，保密好，性能高。缺點(diǎn)是功能單一，靈活性小，多是針對(duì)某種功能的設(shè)計(jì)。

　?。?） 采用可編程邏輯器件（CPLD/FPG）A。FPGA 具有靈活的可編程邏輯，突破了并行處理與流水級(jí)數(shù)的限制，可以很好的實(shí)現(xiàn)信號(hào)處理的實(shí)時(shí)性。同時(shí)，開(kāi)發(fā)程序的可移植性好，可以縮短開(kāi)發(fā)周期。