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針對小衛(wèi)星仿真測試系統(tǒng)中對信號處理單元的模擬需求，設(shè)計并開發(fā)了一種信號處理單元模擬器，模擬真實衛(wèi)星信號處理單元的工作過程和時序，在衛(wèi)星仿真測試系統(tǒng)中代替信號處理單元和飛輪、太陽敏感器等衛(wèi)星部件。以ＦＰＧＡ 為核心，采用ＶｅｒｉｌｏｇＨＤＬ 實現(xiàn)與小衛(wèi)星中心計算機、動力學(xué)計算機、調(diào)度計算機之間的通訊邏輯設(shè)計；采用１個ＤＳＰ解算４個飛輪模型。目前模擬器已應(yīng)用于小衛(wèi)星測試系統(tǒng)中，測試結(jié)果表明模擬器工作正常，模型解算正確，滿足設(shè)計要求
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