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隨著集成電路的特征尺寸進(jìn)入納米尺度，相鄰連線之間的電容耦合對(duì)電路時(shí)序的影響越來(lái)越大，并可能使得電路在運(yùn)行時(shí)失效。本文綜述了在集成電路中串?dāng)_效應(yīng)的分析和測(cè)試技術(shù)方面的研究熱點(diǎn)和最新研究進(jìn)展，主要包括：在集總式互連線模型的基礎(chǔ)上，闡述了串?dāng)_脈沖噪聲和串?dāng)_引起時(shí)延的計(jì)算方法；基于時(shí)序、邏輯和電路的電參數(shù)的耦合線對(duì)的識(shí)別技術(shù)；考慮串?dāng)_時(shí)延效應(yīng)的靜態(tài)時(shí)序分析方法；最后還介紹了串?dāng)_故障的模型及相應(yīng)的測(cè)試技術(shù)。本文也簡(jiǎn)要介紹了中國(guó)科學(xué)院計(jì)算機(jī)系統(tǒng)結(jié)構(gòu)重點(diǎn)實(shí)驗(yàn)室在相關(guān)研究工作上的進(jìn)展。
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