JPEG圖像硬件解碼低功耗技術方案

為了實現(xiàn)數(shù)據(jù)的實時處理和低功耗應用，本文提出了一種帶有時鐘管理機制的并行、全流水結構的JPEG解碼器實現(xiàn)方案。

目前，我國正在籌備物聯(lián)網的建設，這對于傳感器技術的發(fā)展以及數(shù)字圖像傳感器瞬時產生的海量數(shù)據(jù)為實時通信系統(tǒng)的存儲容量、傳輸帶寬和功耗提出了挑戰(zhàn)。在醫(yī)療、遙感圖像通信等對恢復圖像質量要求高的領域，對低功耗、具有良好壓縮/解壓縮性能及實時處理能力的圖像編/解碼器的需求也變得日益迫切。JPEG靜態(tài)圖像壓縮/解壓縮標準，具有優(yōu)良的壓縮/解壓縮性能，而且要求低存儲量和相對較低的復雜度使其很適合于硬件實現(xiàn)。

1 JPEG解碼算法
JPEG(Joint Photographic Experts Group)是一種適用范圍很廣的靜態(tài)圖像數(shù)據(jù)壓縮標準。JPEG壓縮是一種有損壓縮，它利用了人的視覺系統(tǒng)特性，使用量化和無損壓縮編碼相結合的方式去掉視覺的冗余信息和數(shù)據(jù)本身的冗余信息。JPEG解碼器包括：霍夫曼(Huffman)解碼、反量化(IQ)和IDCT變換。在JPEG中，對于圖像的解碼是分塊進行的。整個圖像被劃分為若干個8×8的數(shù)據(jù)塊(MCU)，每1個塊對應于原圖像的1個8×8的像素陣列。各行的編解碼順序從上到下，行內的編解碼順序從左到右[1]。
2 并行Huffman解碼器
Huffman編碼后代碼的長度不一致，如果解碼器用串行技術實現(xiàn)，由于其代碼長度不一致，解1個碼字所需的周期數(shù)也不一樣。對于實時系統(tǒng)，串行技術的效率比較低。另外，如果數(shù)據(jù)在傳播過程中被噪聲中斷，整組數(shù)據(jù)就變得沒有價值了。針對這兩方面的問題，本文提出如下的解決方案。如圖1所示為Huffman解碼的主要元件和算法流程。



算法流程：從輸入端獲取32位的壓縮圖像數(shù)據(jù)，分析輸入的數(shù)據(jù)流，判斷出碼長，把輸入的數(shù)據(jù)移位，同時從輸入端補充新的數(shù)據(jù)。輸入的數(shù)據(jù)通過Huffman表翻譯成原始數(shù)據(jù)，提取出數(shù)據(jù)流中嵌入的符號位，經過一系列的除法、減法運算后得到編碼前的頻率數(shù)據(jù)，與之前得到的符號位合并后輸送到輸出緩存。
本文采用的算法靈活地利用了Huffman表的特點，消除了算法中的乘法運算，完成碼長的判斷只需要1個周期。把碼表的數(shù)據(jù)按照碼長分類從小到大排列，再把碼長相同的數(shù)據(jù)按照碼字的大小從小到大排列。每張表按照排列后的順序把碼字對應的解碼結果DR(Decoding Results)存入到ROM中。這樣既有利于查表，需要的ROM也是最小的，符合低功耗要求。查表的地址發(fā)生器由“長度匹配”模塊傳遞到的碼長得到1個基地址，碼長從輸入數(shù)據(jù)中截取連續(xù)的幾個與碼長相同位數(shù)的bit作為偏移地址，2個地址相加就是DR保存的地址[2]。
因關鍵bit出現(xiàn)的位置都是在碼字的最后幾位，因此根據(jù)碼長將輸入數(shù)據(jù)進行移位，使關鍵bit的最后1位出現(xiàn)在第n位，移位的結果只輸出第n位以前的幾個bit，這樣的電路只需要1個只受碼長控制的桶形移位寄存器。另外，再為每張表產生1個1串0加上1串1的地址修正串，有幾個關鍵bit就有幾個1，這部分電路邏輯簡單且占用的電路不多。用這個地址修正串和桶形移位寄存器的輸出做一個“與”邏輯運算，得到的就是正確的偏移地址。由于Huffman表需要的最長bit是9位，碼長最大為19位，所以本文設計了1個19位輸入、9位輸出的桶形移位寄存器。改進后的電路面積縮小到改進前的50％左右。
3 IDCT處理器
逆向離散余弦變換IDCT(Inverse Discrete Cosine Transform)電路的總體實現(xiàn)框圖和其中的2D IDCT框圖如圖2所示。DCT系數(shù)經過反量化和反掃描電路處理后輸入到IDCT的緩存器，由全局控制電路控制輸入到2D IDCT單元及將最終變換好的數(shù)據(jù)送到輸出緩存器中，發(fā)送Ready信號到運動補償單元，通知該單元可以讀出IDCT數(shù)據(jù)。2D IDCT單元進行2次1D IDCT運算，首先進行基于行的1D IDCT，然后將第1次IDCT的中間結果經轉置存儲器進行轉置處理和緩存，再進行基于列的1D IDCT變換，得到最終的IDCT變換結果[3]。



IDCT設計中使用了零值判斷邏輯電路、門控時鐘、并行流水線等技術，使得整個電路在滿足處理速度和精度要求的基礎上大大降低了功耗。
3.1 零值判斷邏輯電路
在整個圖像解碼過程中，每8×8個數(shù)據(jù)塊中有約90%的數(shù)據(jù)的DCT系數(shù)為零，對這些零值進行IDCT變換并無意義。因此，本設計添加了零值判斷邏輯來消除不必要的乘法運算。零值判斷邏輯電路由8×8累加器陣列、零值判斷邏輯模塊和復選器MUX構成。通過零值邏輯模塊判斷，當操作數(shù)不全為零時，使能信號變成高電平，將操作數(shù)取到寄存器中，然后再進行乘法運算。如果操作數(shù)全為零，則封鎖累加陣列，直接通過MUX輸出0。零值判斷邏輯能有效地降低功耗，且電路簡單，面積與延遲時間幾乎可以忽略不計。
3.2 基于鎖存器的門控時鐘
通過控制電路的輸入時鐘可以使得一部分電路降低工作頻率或者停止工作，從而降低整個電路的功耗。2D DCT/IDCT的電路主要由3部分組成：1D DCT/IDCT單元、轉置存儲器、輸入輸出處理單元。
轉置存儲器部分只有在每次1D DCT/IDCT處理的最后才進行更新，而輸入輸出處理單元只有在數(shù)據(jù)輸入輸出的時候才工作。因此，控制這幾部分電路的輸入時鐘，使其在大多數(shù)時間停止工作即可以有效地降低功耗。設計結果表明，在面積僅增加2%的情況下系統(tǒng)功耗可降低13%。
基于鎖存器的門控時鐘可以實現(xiàn)上述功能，它具有不需要數(shù)據(jù)選擇器、面積較小、可以減小時鐘網絡上電容、減少門控寄存器的內部功耗等優(yōu)點。鎖存器門控時鐘電路及時序如圖3所示。



3.3 并行流水線
本設計使用加法和移位運算代替IDCT快速算法中的浮點乘法運算單元，用高度并行流水線VLSI結構加快數(shù)據(jù)處理速度，其處理數(shù)據(jù)的時間不到串行結構的1/5。因此，時鐘頻率可以相應地降低到串行結構的1/5左右，從而降低系統(tǒng)的功耗。例如，使用2個16×8的乘法器同時并行計算高位部分和低位部分，分別得到高位部分積和低位部分積，然后進行移位相加。實現(xiàn)電路運算時實現(xiàn)時間重疊、資源重復使用和資源共享，提高了系統(tǒng)的并行性，以此提高了乘法電路的運行速度和效率。
4 仿真和綜合結果
本文選用1幅1 920×1 080大小的JPEG圖像，Modelsim進行RTL級仿真后的波形如圖4所示。圖中JPEG_DATA是碼流數(shù)據(jù)，OutR、OutG、OutB是解碼仿真結果[4]。在100 MHz的頻率下對解碼核心模塊進行綜合[5]，結果如表1所示。



本文有別于以往用軟件實現(xiàn)JPEG解碼，而是在用硬件實現(xiàn)JPEG解碼的同時，改進硬件結構，通過多種易于操作的方法來降低硬件解碼能耗。通過EDA工具驗證，完全可以滿足JPEG圖像硬件解碼的要求。