阻抗匹配是指在能量傳輸時(shí)，要求負(fù)載阻抗要和傳輸線的特征阻抗相等，此時(shí)的傳輸不會(huì)產(chǎn)生反射，這表明所有能量都被負(fù)載吸收了。反之則在傳輸中有能量損失。在高速PCB設(shè)計(jì)中，阻抗的匹配與否關(guān)系到信號(hào)的質(zhì)量優(yōu)劣。

PCB走線什么時(shí)候需要做阻抗匹配？

不主要看頻率，而關(guān)鍵是看信號(hào)的邊沿陡峭程度，即信號(hào)的上升／下降時(shí)間，一般認(rèn)為如果信號(hào)的上升／下降時(shí)間（按10％～90％計(jì)）小于6倍導(dǎo)線延時(shí)，就是高速信號(hào)，必須注意阻抗匹配的問題。導(dǎo)線延時(shí)一般取值為150ps／inch。

特征阻抗

信號(hào)沿傳輸線傳播過程當(dāng)中，如果傳輸線上各處具有一致的信號(hào)傳播速度，并且單位長度上的電容也一樣，那么信號(hào)在傳播過程中總是看到完全一致的瞬間阻抗。由于在整個(gè)傳輸線上阻抗維持恒定不變，我們給出一個(gè)特定的名稱，來表示特定的傳輸線的這種特征或者是特性，稱之為該傳輸線的特征阻抗。特征阻抗是指信號(hào)沿傳輸線傳播時(shí)，信號(hào)看到的瞬間阻抗的值。特征阻抗與PCB導(dǎo)線所在的板層、PCB所用的材質(zhì)（介電常數(shù)）、走線寬度、導(dǎo)線與平面的距離等因素有關(guān)，與走線長度無關(guān)。特征阻抗可以使用軟件計(jì)算。高速PCB布線中，一般把數(shù)字信號(hào)的走線阻抗設(shè)計(jì)為50歐姆，這是個(gè)大約的數(shù)字。一般規(guī)定同軸電纜基帶50歐姆，頻帶75歐姆，對(duì)絞線（差分）為100歐姆。

常見阻抗匹配的方式

1、串聯(lián)終端匹配

在信號(hào)源端阻抗低于傳輸線特征阻抗的條件下，在信號(hào)的源端和傳輸線之間串接一個(gè)電阻R，使源端的輸出阻抗與傳輸線的特征阻抗相匹配，抑制從負(fù)載端反射回來的信號(hào)發(fā)生再次反射。

匹配電阻選擇原則：匹配電阻值與驅(qū)動(dòng)器的輸出阻抗之和等于傳輸線的特征阻抗。常見的CMOS和TTL驅(qū)動(dòng)器，其輸出阻抗會(huì)隨信號(hào)的電平大小變化而變化。因此，對(duì)TTL或CMOS電路來說，不可能有十分正確的匹配電阻，只能折中考慮。鏈狀拓?fù)浣Y(jié)構(gòu)的信號(hào)網(wǎng)路不適合使用串聯(lián)終端匹配，所有的負(fù)載必須接到傳輸線的末端。

串聯(lián)匹配是最常用的終端匹配方法。它的優(yōu)點(diǎn)是功耗小，不會(huì)給驅(qū)動(dòng)器帶來額外的直流負(fù)載，也不會(huì)在信號(hào)和地之間引入額外的阻抗，而且只需要一個(gè)電阻元件。常見應(yīng)用：一般的CMOS、TTL電路的阻抗匹配。USB信號(hào)也采樣這種方法做阻抗匹配。

2、并聯(lián)終端匹配

在信號(hào)源端阻抗很小的情況下，通過增加并聯(lián)電阻使負(fù)載端輸入阻抗與傳輸線的特征阻抗相匹配，達(dá)到消除負(fù)載端反射的目的。實(shí)現(xiàn)形式分為單電阻和雙電阻兩種形式。

匹配電阻選擇原則：在芯片的輸入阻抗很高的情況下，對(duì)單電阻形式來說，負(fù)載端的并聯(lián)電阻值必須與傳輸線的特征阻抗相近或相等；對(duì)雙電阻形式來說，每個(gè)并聯(lián)電阻值為傳輸線特征阻抗的兩倍。

并聯(lián)終端匹配優(yōu)點(diǎn)是簡單易行，顯而易見的缺點(diǎn)是會(huì)帶來直流功耗：單電阻方式的直流功耗與信號(hào)的占空比緊密相關(guān)；雙電阻方式則無論信號(hào)是高電平還是低電平都有直流功耗，但電流比單電阻方式少一半。

常見應(yīng)用：以高速信號(hào)應(yīng)用較多。

（1）DDR、DDR2等SSTL驅(qū)動(dòng)器。采用單電阻形式，并聯(lián)到VTT（一般為IOVDD的一半）。其中DDR2數(shù)據(jù)信號(hào)的并聯(lián)匹配電阻是內(nèi)置在芯片中的。

（2）TMDS等高速串行數(shù)據(jù)接口。采用單電阻形式，在接收設(shè)備端并聯(lián)到IOVDD，單端阻抗為50歐姆（差分對(duì)間為100歐姆）。

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