哈哈哈哈哈操欧洲电影,久草网在线,亚洲久久熟女熟妇视频,麻豆精品色,久久福利在线视频,日韩中文字幕的,淫乱毛视频一区,亚洲成人一二三,中文人妻日韩精品电影

0
  • 聊天消息
  • 系統(tǒng)消息
  • 評(píng)論與回復(fù)
登錄后你可以
  • 下載海量資料
  • 學(xué)習(xí)在線課程
  • 觀看技術(shù)視頻
  • 寫文章/發(fā)帖/加入社區(qū)
會(huì)員中心
創(chuàng)作中心

完善資料讓更多小伙伴認(rèn)識(shí)你,還能領(lǐng)取20積分哦,立即完善>

3天內(nèi)不再提示

FPGA設(shè)計(jì)的常用基本時(shí)序路徑分析

電子設(shè)計(jì) ? 來(lái)源:CSDN ? 作者:dongdongnihao_ ? 2020-11-25 14:23 ? 次閱讀
加入交流群
微信小助手二維碼

掃碼添加小助手

加入工程師交流群

在高速的同步電路設(shè)計(jì)中,時(shí)序決定了一切,要求所有時(shí)序路徑都必須在約束限制的時(shí)鐘周期內(nèi),這成為設(shè)計(jì)人員最大的難題,因此,首先確定和分析基本時(shí)序路徑有助于設(shè)計(jì)者快速,準(zhǔn)確地計(jì)算時(shí)序裕量,使系統(tǒng)穩(wěn)定工作,XILINX公司提倡的幾種常用基本路徑。

(1)Clock-to-Setup路徑:

clock-to-setup路徑從觸發(fā)器的輸入端開(kāi)始,結(jié)束于下一級(jí)觸發(fā)器,鎖存器或者RAM的輸入端,對(duì)終止端的數(shù)據(jù)信號(hào)要求一定的建立時(shí)間。

如下圖所示:


該條路徑包括了觸發(fā)器內(nèi)部clock-to-Q的延遲,觸發(fā)器之間的由組合邏輯造成的路徑延遲以及目標(biāo)觸發(fā)器的建立時(shí)間,其延時(shí)是數(shù)據(jù)從源觸發(fā)器開(kāi)始,在下一個(gè)時(shí)鐘沿來(lái)到之前通過(guò)組合邏輯和布線的最大時(shí)間,Clock-to-Setup時(shí)間可通過(guò)約束文件中的周期約束來(lái)限制。

(2)Clock-to-pad路徑:

Clock-to-Pad路徑從寄存器或者鎖存器的時(shí)鐘輸入端開(kāi)始,終止于芯片的輸出引腳,中間經(jīng)過(guò)了觸發(fā)器輸出端以及所有的組合邏輯,如下圖所示:


這條路徑包括了經(jīng)過(guò)觸發(fā)器的延時(shí)和從觸發(fā)器到輸出引腳之間的邏輯延遲,在約束文件中,可以通過(guò)OFFSET語(yǔ)句和FROM:TO來(lái)約束,如果使用OFFSET語(yǔ)句,那么時(shí)延計(jì)算時(shí)會(huì)包含時(shí)鐘輸入BUFFER/ROUTING延時(shí);如果使用FROM:TO約束,則延時(shí)從觸發(fā)器自身開(kāi)始,不包括輸入路徑,比較精確,所以使用相對(duì)更頻繁一些。

① OFFSET語(yǔ)句:OFFSET說(shuō)明了外部時(shí)鐘和與其相關(guān)的輸入,輸出數(shù)據(jù)引腳之間的時(shí)序關(guān)系。其語(yǔ)法規(guī)則如下:

OFFSET={IN/OUT}"offset_time"[unit] {BEFORE/AFTER} "clk_name"[TIMEGRP"group_name"];

OFFSET可以用于設(shè)置多類約束,對(duì)于Clock-to-Pad需要將屬性配置為OUT AFTER, 例如:

NET Q_out OFFSET = OUT 35.0 AFTER "CLK_SYS"

② FROM :TO 語(yǔ)句 :FROM:TO定義了兩組信號(hào)之間時(shí)序關(guān)系。

其語(yǔ)法規(guī)則如下:

#TIMESPEC "TSname" = FROM "group1"TO "group2" value;

其中,TSname 必須以TS開(kāi)頭,group1是起始路徑,group2是目的路徑,value值的默認(rèn)單位為ns,也可以使用MHZ。

實(shí)例:

TIMESPEC TS_aa = FROM FFS TO PAD 10;

(3)Pad-to-Pad路徑:

Pad-to-Pad路徑從芯片輸入信號(hào)端口開(kāi)始,結(jié)束于芯片輸出信號(hào)端口,中間包含所有組合邏輯,但并不包含任何同步邏輯如圖所示:


Pad-to-Pad路徑延時(shí)是數(shù)據(jù)輸入到芯片,經(jīng)過(guò)邏輯延時(shí)和布線時(shí)延后再輸出芯片的最大時(shí)間要求,在約束文件中任然通過(guò)FROM:TO來(lái)約束,其語(yǔ)法如下:

TIMESPEC TS_aa = FROM PADS TO PADS 10 ;

(4)Pad-to-Setup路徑

Pad-to-setup路徑從芯片的輸入信號(hào)端口開(kāi)始,結(jié)束于同步電路模塊(觸發(fā)器,鎖存器和RAM),對(duì)相應(yīng)的數(shù)據(jù)信號(hào)要求一定的建立時(shí)間,如下圖所示:


該路徑可以通過(guò)BUFFER和所有組合邏輯,不包含任何同步電路木塊和雙向端口,是數(shù)據(jù)到達(dá)芯片的最大時(shí)間要求,和Clock-to-Pad一樣,該路徑可以通過(guò)OFFSET和FROM:TO來(lái)設(shè)計(jì),其中OFFSET語(yǔ)句的屬性設(shè)置為OFFSET IN BEFORE。

例如:

OFFSET = IN 10 ns BEFORE my_clk TIMEGRP My_FFS;

編輯:hfy


聲明:本文內(nèi)容及配圖由入駐作者撰寫或者入駐合作網(wǎng)站授權(quán)轉(zhuǎn)載。文章觀點(diǎn)僅代表作者本人,不代表電子發(fā)燒友網(wǎng)立場(chǎng)。文章及其配圖僅供工程師學(xué)習(xí)之用,如有內(nèi)容侵權(quán)或者其他違規(guī)問(wèn)題,請(qǐng)聯(lián)系本站處理。 舉報(bào)投訴
  • FPGA
    +關(guān)注

    關(guān)注

    1664

    文章

    22503

    瀏覽量

    639266
  • RAM
    RAM
    +關(guān)注

    關(guān)注

    8

    文章

    1401

    瀏覽量

    121005
  • 鎖存器
    +關(guān)注

    關(guān)注

    8

    文章

    958

    瀏覽量

    45475
  • 觸發(fā)器
    +關(guān)注

    關(guān)注

    14

    文章

    2065

    瀏覽量

    63559
  • 時(shí)序路徑
    +關(guān)注

    關(guān)注

    0

    文章

    12

    瀏覽量

    1523
收藏 人收藏
加入交流群
微信小助手二維碼

掃碼添加小助手

加入工程師交流群

    評(píng)論

    相關(guān)推薦
    熱點(diǎn)推薦

    FPGA時(shí)序收斂的痛點(diǎn)與解決之道——從一次高速接口調(diào)試談起

    FPGA開(kāi)發(fā)中,時(shí)序收斂往往是項(xiàng)目后期最令人頭疼的環(huán)節(jié)。許多工程師都有過(guò)這樣的經(jīng)歷:RTL仿真通過(guò),綜合布線后卻出現(xiàn)大量時(shí)序違例,為了滿足時(shí)序不得不反復(fù)修改代碼、調(diào)整約束,甚至重構(gòu)設(shè)
    的頭像 發(fā)表于 03-11 11:43 ?326次閱讀

    基于友晶DE10-Nano開(kāi)發(fā)板的VGA顯示控制器模塊設(shè)計(jì)

    VGA顯示控制器模塊vga_generator.v(位于DemonstrationsFPGAHDMI_TXvpg_source路徑下)可生成符合DMT(Display Monitor Timing 顯示器時(shí)序)
    的頭像 發(fā)表于 02-26 13:43 ?5602次閱讀
    基于友晶DE10-Nano開(kāi)發(fā)板的VGA顯示控制器模塊設(shè)計(jì)

    vivado中常用時(shí)序約束指令介紹

    在vivado中,我們常用時(shí)序約束指令主要包括如下幾個(gè)方面。
    的頭像 發(fā)表于 01-20 16:15 ?635次閱讀

    輸入引腳時(shí)鐘約束_Xilinx FPGA編程技巧-常用時(shí)序約束詳解

    基本的約束方法 為了保證成功的設(shè)計(jì),所有路徑時(shí)序要求必須能夠讓執(zhí)行工具獲取。最普遍的三種路徑以及異常路徑為: 輸入路徑(Input Pa
    發(fā)表于 01-16 08:19

    鎖存器中的時(shí)間借用概念與靜態(tài)時(shí)序分析

    對(duì)于基于鎖存器的設(shè)計(jì),靜態(tài)時(shí)序分析會(huì)應(yīng)用一個(gè)稱為時(shí)間借用的概念。本篇博文解釋了時(shí)間借用的概念,若您的設(shè)計(jì)中包含鎖存器且時(shí)序報(bào)告中存在時(shí)間借用,即可適用此概念。
    的頭像 發(fā)表于 12-31 15:25 ?5640次閱讀
    鎖存器中的時(shí)間借用概念與靜態(tài)<b class='flag-5'>時(shí)序</b><b class='flag-5'>分析</b>

    為什么在FPGA設(shè)計(jì)中使用MicroBlaze V處理器

    在各類行業(yè)與應(yīng)用中,經(jīng)常能看到許多 FPGA 設(shè)計(jì)。一個(gè)非常常見(jiàn)的現(xiàn)象是:設(shè)計(jì)者常常用復(fù)雜的有限狀態(tài)機(jī)(FSM)來(lái)實(shí)現(xiàn) I2C、SPI、GPIO 時(shí)序控制等功能。
    的頭像 發(fā)表于 12-19 15:29 ?8570次閱讀
    為什么在<b class='flag-5'>FPGA</b>設(shè)計(jì)中使用MicroBlaze V處理器

    數(shù)字IC/FPGA設(shè)計(jì)中的時(shí)序優(yōu)化方法

    在數(shù)字IC/FPGA設(shè)計(jì)的過(guò)程中,對(duì)PPA的優(yōu)化是無(wú)處不在的,也是芯片設(shè)計(jì)工程師的使命所在。此節(jié)主要將介紹performance性能的優(yōu)化,如何對(duì)時(shí)序路徑進(jìn)行優(yōu)化,提高工作時(shí)鐘頻率。
    的頭像 發(fā)表于 12-09 10:33 ?3550次閱讀
    數(shù)字IC/<b class='flag-5'>FPGA</b>設(shè)計(jì)中的<b class='flag-5'>時(shí)序</b>優(yōu)化方法

    智多晶EDA工具HqFpga軟件的主要重大進(jìn)展

    圖、時(shí)序分析等。HQ支持Windows、Linux操作系統(tǒng)利用HQ設(shè)計(jì)套件,設(shè)計(jì)人員能夠?qū)崿F(xiàn)高效率的FPGA工程開(kāi)發(fā)與調(diào)試驗(yàn)證。
    的頭像 發(fā)表于 11-08 10:15 ?4011次閱讀
    智多晶EDA工具Hq<b class='flag-5'>Fpga</b>軟件的主要重大進(jìn)展

    Chroma 80611 電源時(shí)序/安規(guī)綜合分析儀:電器安全與性能的自動(dòng)化驗(yàn)證專家

    (Chroma)的 80611 時(shí)序/安規(guī)綜合分析儀 正是為此類高要求應(yīng)用而設(shè)計(jì)的集成化測(cè)試平臺(tái)。它將時(shí)序分析與安規(guī)測(cè)試(交直流耐壓、絕緣電阻、接地電阻)融為一體,極大地提升了測(cè)試效率
    的頭像 發(fā)表于 11-04 10:25 ?667次閱讀
    Chroma 80611 電源<b class='flag-5'>時(shí)序</b>/安規(guī)綜合<b class='flag-5'>分析</b>儀:電器安全與性能的自動(dòng)化驗(yàn)證專家

    vivado時(shí)序分析相關(guān)經(jīng)驗(yàn)

    改為寄存輸出。 時(shí)序分析有兩個(gè)主要路徑 Intra-clock:同時(shí)鐘之間的路徑分析,需實(shí)打?qū)嵔鉀Q。(改善設(shè)計(jì),改變綜合策略等) Inter-clock:表示跨時(shí)鐘
    發(fā)表于 10-30 06:58

    E203內(nèi)核移植到FPGA開(kāi)發(fā)板時(shí)出現(xiàn)時(shí)序違例的解決方式

    在移植內(nèi)核時(shí),用VIVADO進(jìn)行綜合實(shí)現(xiàn)后會(huì)出現(xiàn)時(shí)序違例,如圖: 雖然可以上板正常進(jìn)行開(kāi)發(fā),但是還是想把這些違例解決下^_^ 檢查后,發(fā)現(xiàn)是 apb_adv_timer 這條路徑報(bào)的違例,解決方式
    發(fā)表于 10-27 07:32

    時(shí)序約束問(wèn)題的解決辦法

    在使用vivado對(duì) Verilog 代碼進(jìn)行綜合后,點(diǎn)擊“SYNTHESIS”下的“Report Timing Summary”,可以查看綜合后的時(shí)序報(bào)告,查看 Setup Time 和 Hold
    發(fā)表于 10-24 09:55

    FPGA測(cè)試DDR帶寬跑不滿的常見(jiàn)原因及分析方法

    FPGA 中測(cè)試 DDR 帶寬時(shí),帶寬無(wú)法跑滿是常見(jiàn)問(wèn)題。下面我將從架構(gòu)、時(shí)序、訪問(wèn)模式、工具限制等多個(gè)維度,系統(tǒng)梳理導(dǎo)致 DDR 帶寬跑不滿的常見(jiàn)原因及分析方法。
    的頭像 發(fā)表于 10-15 10:17 ?1272次閱讀

    京東:調(diào)用用戶行為API分析購(gòu)買路徑,優(yōu)化頁(yè)面跳轉(zhuǎn)邏輯

    ? ?在電商平臺(tái)的激烈競(jìng)爭(zhēng)中, 用戶購(gòu)買路徑的流暢性 直接影響轉(zhuǎn)化率。京東通過(guò)深度整合用戶行為API,構(gòu)建了完整的購(gòu)買路徑分析體系,顯著優(yōu)化了頁(yè)面跳轉(zhuǎn)邏輯。以下是關(guān)鍵技術(shù)實(shí)現(xiàn)路徑: 一、用戶行為
    的頭像 發(fā)表于 09-18 14:38 ?797次閱讀
    京東:調(diào)用用戶行為API<b class='flag-5'>分析</b>購(gòu)買<b class='flag-5'>路徑</b>,優(yōu)化頁(yè)面跳轉(zhuǎn)邏輯

    ADC和FPGA之間LVDS接口設(shè)計(jì)需要考慮的因素

    本文描述了ADC和FPGA之間LVDS接口設(shè)計(jì)需要考慮的因素,包括LVDS數(shù)據(jù)標(biāo)準(zhǔn)、LVDS接口數(shù)據(jù)時(shí)序違例解決方法以及硬件設(shè)計(jì)要點(diǎn)。
    的頭像 發(fā)表于 07-29 10:01 ?5609次閱讀
    ADC和<b class='flag-5'>FPGA</b>之間LVDS接口設(shè)計(jì)需要考慮的因素
    九江县| 绵阳市| 乐平市| 天台县| 沂源县| 防城港市| 天水市| 清河县| 灵丘县| 伊金霍洛旗| 枣强县| 和政县| 丘北县| 乐业县| 靖西县| 土默特右旗| 中牟县| 兴安盟| 军事| 墨竹工卡县| 谢通门县| 芦溪县| 泾川县| 海南省| 台中市| 上思县| 邵武市| 康保县| 定安县| 银川市| 新安县| 军事| 牡丹江市| 泾阳县| 萍乡市| 江永县| 平山县| 封丘县| 安西县| 离岛区| 沈丘县|