U22是電可擦除ROM，用于存放AS下載后的數(shù)據(jù)，使得FPGA的程序段掉電也能得以保存，DATA端是數(shù)據(jù)讀取端，用于讀取ROM內(nèi)數(shù)據(jù)。DCLK為時鐘端口，用于接收時鐘信號進行同步傳輸。nCS是片選端口，用于接收片選信號表示對該芯片進行通訊。ASDI為AS下載數(shù)據(jù)輸入端，用于接收AS下載數(shù)據(jù)。VCC與GND分別為電源端口與地端口，分別接3.3V與數(shù)字地。

FPGA電源設(shè)計部分電路原理圖如圖5-1所示：

Header18X2為18排2列排陣，兩組排陣分別與PIN口、3.3V電源、數(shù)字地相連，提供了可動的機制，使得PIN口可根據(jù)需要用排線與目標相連，打到信號傳輸?shù)哪康?。?.3V電源以及數(shù)字地針口則可以根據(jù)需要，用排線為目標提供邏輯高電平或邏輯低電平。

U21D為FPGA芯片的時鐘信號接收部分，通過網(wǎng)絡(luò)標號“CLK0~3”與對應(yīng)的時鐘信號端口相連。

U21C為FPGA芯片的供電及接地部分，含有“GND”字樣的是“地”端口，與數(shù)字地相連，VCCIO1~4為I/O口供電端口，采用3.3V電源供電，通過網(wǎng)絡(luò)標號“+3.3V”與3.3V電源端口相連。VCCA_PLL1、VCCA_PLL2、VCCINT為內(nèi)部運算器和輸入緩沖區(qū)的供電端口，采用1.5V電源供電，通過網(wǎng)絡(luò)標號“+1.5V”與1.5V電源端口相連。

U21B為JTAG與AS下載部分，TMS、TCK、TD1、TD0分別為JATAG下載方式的模式選擇端、時鐘信號端、數(shù)據(jù)輸入端、數(shù)據(jù)輸出端。DATA0為AS下載的數(shù)據(jù)端口，MSEL0、MSEL1、nCE、nCEO、CONF_DONE、nCONFIG、nSTATUS端口按照典型接法相連。值得注意的是：無論AS還是JTAG都是通過JTAG標準通訊，AS下載一般是下載POF到PROM（flash）里，重新上電仍然可以加載，JTAG下載是通過JTAG口將sof文件直接下載到FPGA內(nèi)，一般是臨時調(diào)試用的，掉電就丟失了。
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