信號被上拉，但電平不是3.3V的原因
一般在芯片的GPIO口內(nèi)部是開漏的狀態(tài)下，外部需要連接上拉電阻，一般連接方式如下圖，而且理想的高低電平應(yīng)該是低電平電壓值接近0V，高電平狀態(tài)值在3.3V左右。
但是在這邊實(shí)際測試的情況下卻遇到一個問題：高電平狀態(tài)電壓先是3.3V，后面又被拉低到2.567V。
這個情況非常奇怪，開始被沒有找到原因，直到翻看MASTER 芯片的規(guī)格書，發(fā)現(xiàn)它的這個GPIO口內(nèi)部是有一個35K的下拉電阻的。
根據(jù)分壓原理，35K的下拉電阻和10K的上拉電阻，中間的分壓點(diǎn)電壓計(jì)算就是3.3V*35/(35+10)=2.567V。理論分析對得上實(shí)際測試結(jié)果。
那么在這種情況下，預(yù)防高電平狀態(tài)的電壓閾值不夠，就只能把上拉電阻值調(diào)小了，最后選擇調(diào)整為2.2K。那么進(jìn)行計(jì)算，分壓點(diǎn)電壓V=3.3V *35/(35+2.2) =3.1V。
那么3.1V的電壓就沒有什么風(fēng)險了。
審核編輯：劉清
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