CDCL1810 是一款高性能時鐘分配器?？?a target="_blank">編程分頻器 P0 和 P1，對輸出頻率與輸入頻率的比值具有很高的靈活性： F 外 = F 在 /P，其中：P （P0，P1） = 1， 2， 4， 5， 8， 10， 16, 20, 32, 40, 80.

該CDCL1810支持一個差分LVDS時鐘輸入和總共10個差分 CML 輸出。如果 CML 輸出是交流耦合的，則與 LVDS 接收器兼容。
*附件：cdcl1810.pdf

通過仔細(xì)觀察輸入電壓擺幅和共模電壓限制，該 CDCL1810可以支持單端時鐘輸入，如引腳配置和功能中所述。

所有器件設(shè)置均可通過SDA/SCL串行雙線接口進(jìn)行編程。 串行接口僅容限為 1.8V。

一個輸出組相對于另一個輸出組的相位可以通過 SDA/SCL 進(jìn)行調(diào)整 接口。對于 5 的倍數(shù)的分頻后比 （P0、P1），相位總數(shù) 調(diào)整步驟 （η） 等于除以 5。為 后除比（P0、P1）不是5的倍數(shù)，則總步數(shù)（η）與后除比相同。相位調(diào)整步長 （ΔΦ） 時間單位為： ΔΦ = 1/（n × F 外 ），其中 F外是相應(yīng)的輸出頻率。

該器件在 1.8V 電源環(huán)境中工作，其特性是工作溫度范圍為 –40°C 至 +85°C。 該CDCL1810采用 48 引腳 VQFN （RGZ） 封裝。

特性

• 1.8V 單電源
• 具有 10 個輸出的
  高性能時鐘分配器
• 低輸入輸出附加抖動：
  低至 10fs RMS
• 輸出組相位調(diào)整
• 低壓差分信號 （LVDS）
  輸入，100 Ω差分片上
  終端，頻率高達(dá) 650 MHz
• 差分電流模式邏輯 （CML）
  輸出，50 Ω單端片上
  端接，頻率高達(dá) 650 MHz
• 兩組，每組五個輸出，每個
  輸出具有獨立的頻分比
• 輸出頻率以 1、2、4、5、8、10、16、20、
  32、40 和 80 的分壓
  比導(dǎo)出
• 符合 ANSI TIA/EIA-644-A-2001 LVDS
  標(biāo)準(zhǔn)要求
• 功耗：410 mW（典型值）
• 每個輸出
  的輸出使能控制和自動輸出同步
• SDA/SCL 設(shè)備管理接口
• 48引腳VQFN （RGZ）封裝
• 工業(yè)溫度范圍：
  –40°C 至 +85°C
  參數(shù)
  
  方框圖
  

?1. 核心功能?
CDCL1810是德州儀器（TI）推出的1.8V供電、10路輸出的高性能時鐘分配器，主要特點包括：

• ?低抖動性能?：輸入至輸出附加抖動低至10fs RMS。
• ?靈活分頻?：支持11種分頻比（1/2/4/5/8/10/16/20/32/40/80），輸出頻率公式為FOUT = FIN/P。
• ?相位調(diào)整?：兩組輸出（每組5路）支持獨立相位調(diào)整，步長ΔΦ=1/(n×FOUT)。
• ?接口兼容性?：
  • 輸入：LVDS（帶100Ω片上終端，支持650MHz）。
  • 輸出：CML（兼容LVDS接收器，需AC耦合）。

?2. 關(guān)鍵參數(shù)?

• ?電氣特性?：
  • 工作電壓：1.7V–1.9V（模擬/數(shù)字電源）。
  • 功耗：典型值410mW（全輸出啟用）。
  • 溫度范圍：-40°C至+85°C。
• ?時序性能?：
  • 輸出偏移（Skew）：64ps（30.72MHz下）。
  • 上升/下降時間：20%-80%范圍≤280ps。

?3. 應(yīng)用場景?

• 高速串行接口（SERDES）時鐘分配。
• 1G/10G以太網(wǎng)、PCIe、SATA、SONET等協(xié)議的參考時鐘分發(fā)。
• 多DSP系統(tǒng)的時鐘同步（如TI Keystone系列）。

?4. 編程與控制?

• ?SDA/SCL接口?：支持400kbps I2C協(xié)議，通過7位地址（11010XX）配置分頻比、相位及輸出使能。
• ?寄存器映射?：6個字節(jié)控制輸出分組、分頻比、相位及電源模式。

?5. 封裝與布局?

• ?封裝?：48引腳VQFN（7mm×7mm），需將散熱焊盤接地以優(yōu)化性能。
• ?布局建議?：
  • 縮短電源去耦電容路徑，優(yōu)先使用0201封裝電容。
  • 差分信號走線需保持對稱，減少串?dāng)_。