原理圖繪圖中有比較多且繁瑣的操作，還極其容易出錯(cuò)。比如：

1. 逐條網(wǎng)絡(luò)命名：在原理圖中為大量重要的電源、時(shí)鐘、差分對(duì)網(wǎng)絡(luò)手動(dòng)添加有意義的名稱(chēng)（如 DDR_DQ[0], PCIe_CLK100M_P），極其耗時(shí)。

2. 總線（Bus）創(chuàng)建與連接：手動(dòng)將幾十個(gè)甚至上百個(gè)信號(hào)線（如 DATA0 ~ DATA63）組合成總線，并確保原理圖符號(hào)和PCB布局中的連接正確無(wú)誤，非常容易出錯(cuò)。

3. 差分對(duì)（Differential Pairs）定義：為高速信號(hào)（如USB、HDMI、PCIe）手動(dòng)標(biāo)識(shí)成百上千個(gè)差分對(duì)（正負(fù)信號(hào)對(duì)），并確保命名規(guī)則一致（如 _P, _N 后綴）。

為了解決這些問(wèn)題，一方面，需要通過(guò)一些快速連線的方法，提高原理圖繪制的效率，另外一方面需要在布線之后，進(jìn)行正確性的校驗(yàn)。

在提升設(shè)計(jì)效率方面，為昕原理圖提供快速布線的特色功能，比如：
01－將一個(gè)Excel表中的引腳名批量復(fù)制，針對(duì)選中的器件引腳，自動(dòng)分配網(wǎng)絡(luò)名稱(chēng)。

02－選中symbol的引腳自動(dòng)長(zhǎng)出連接線，并且自動(dòng)依據(jù)引腳名稱(chēng)，生成網(wǎng)絡(luò)名。

03－批量分配bus的分支網(wǎng)絡(luò)及命名。

04－矩陣式復(fù)制電路圖。

在設(shè)計(jì)審查方面提供全面的設(shè)計(jì)規(guī)范審查功能：

• 校驗(yàn)電源的連接正確性。
• 自動(dòng)識(shí)別差分對(duì)正負(fù)信號(hào)的連接正確性。
• 自動(dòng)識(shí)別電容的極性是否連接正確的電平。
• 自動(dòng)識(shí)別復(fù)位信號(hào)的上下拉連接及正確性。
• 自動(dòng)識(shí)別時(shí)鐘引腳的連接正確性。
• 自動(dòng)識(shí)別BUS總線的分支信號(hào)是否匹配。
• 自動(dòng)識(shí)別中斷信號(hào)的連接正確性。
• 設(shè)計(jì)規(guī)范性審查。
• 針對(duì)問(wèn)題高亮定位。
• 輸出審查報(bào)告…

通過(guò)上述方法全面提升原理圖設(shè)計(jì)效率，全方位保證原理圖的設(shè)計(jì)質(zhì)量。
最關(guān)鍵的來(lái)了：它適用于幾乎所有的主流EDA原理圖設(shè)計(jì)圖紙的審查，也可以替代你的原理圖工具，兼容你的歷史數(shù)據(jù)，兼容你的使用習(xí)慣?。。?