信號完整性是保持高速數(shù)字信號的質(zhì)量的過程。信號完整性是衡量電信號從源傳輸?shù)侥繕?biāo)位置時的質(zhì)量的關(guān)鍵度量。在高速數(shù)字和模擬電子中，確保信號的預(yù)期形狀、時序和功率得以保持，能夠保證數(shù)據(jù)的可靠且準(zhǔn)確傳輸。

反射、噪聲、電磁干擾 (EMI) 及其他問題會嚴(yán)重降低信號質(zhì)量。信號完整性缺失會導(dǎo)致一系列問題，包括間歇性故障、數(shù)據(jù)錯誤、系統(tǒng)故障，以及最終帶來的成本高昂的重新設(shè)計和經(jīng)濟損失。從復(fù)雜的印刷電路板 (PCB) 設(shè)計到高級通信系統(tǒng)，穩(wěn)健的信號完整性是可靠性能的基石。

系統(tǒng)設(shè)計中信號完整性的角色

高速設(shè)計中信號完整性的布局前分析

要實現(xiàn)良好的信號完整性，一個關(guān)鍵步驟是進行布局前分析。這種類型的分析通常在設(shè)計階段完成，旨在發(fā)現(xiàn)潛在的問題，并幫助您作出明智的決策以優(yōu)化設(shè)計，從而實現(xiàn)信號完整性。

使用 Signal Integrity Toolbox 中的串行鏈路設(shè)計器構(gòu)建的 OIF CEI 25G-LR 布局前原理圖。（點擊“閱讀原文“獲取文檔鏈接）

通過執(zhí)行布局前分析，您可以在設(shè)計周期的早期發(fā)現(xiàn)并解決潛在的信號完整性問題，從而降低后期高成本的設(shè)計修訂和修改的風(fēng)險。這種分析還可幫助您針對信號完整性優(yōu)化設(shè)計，從而使設(shè)計更加穩(wěn)健可靠，且符合行業(yè)標(biāo)準(zhǔn)。

實際應(yīng)用

布局前 PCB 信號完整性分析在高速、高可靠性通信至關(guān)重要的行業(yè)和應(yīng)用中尤為關(guān)鍵，例如：

數(shù)據(jù)中心，其中高吞吐量服務(wù)器依賴于通過背板和互連進行的純凈信號傳輸

汽車電子，其中高級駕駛輔助系統(tǒng) (ADAS) 和信息娛樂系統(tǒng)需要穩(wěn)健的高速通信

高速內(nèi)存接口，例如 DDR、LPDDR 和 GDDR，其中時序裕度緊張，即使微小的失真也可能導(dǎo)致數(shù)據(jù)損壞

通過將信號完整性仿真集成到早期設(shè)計階段，您可以確保系統(tǒng)從一開始就滿足性能目標(biāo)和監(jiān)管標(biāo)準(zhǔn)。

用于確保 PCB 信號完整性的布局后驗證

布局后驗證涉及審核設(shè)計的物理實現(xiàn)，包括實際的 PCB 布局和布線，旨在確保設(shè)計滿足預(yù)期的信號完整性性能要求。該過程需要使用信號完整性仿真和分析工具，如 Signal Integrity Toolbox，仿真最終設(shè)計的電氣行為，并確定任何潛在的問題。

Signal Integrity Toolbox 提供的信號完整性查看器中所示的印刷電路板。（點擊“閱讀原文“獲取文檔鏈接）

在布局后驗證期間，您可以執(zhí)行仿真來計算時序、電壓電平和信號完整性指標(biāo)，如抖動、眼高/寬和誤碼率 (BER)，以驗證設(shè)計的性能并確保其符合行業(yè)標(biāo)準(zhǔn)。

任何信號完整性問題一經(jīng)發(fā)現(xiàn)，您可以就要修改布局、布線或所選組件，并重新運行仿真，直到設(shè)計滿足預(yù)期性能要求。在某些情況下，布局后驗證可能會揭示布局前分析中未發(fā)現(xiàn)的問題。為此，您必須做出必要的更改以滿足設(shè)計要求。

實際應(yīng)用

布局后驗證在性能和合規(guī)性不容商榷的行業(yè)至關(guān)重要，例如：

電信基礎(chǔ)架構(gòu)，其中高速串行鏈路必須滿足嚴(yán)格的信號完整性標(biāo)準(zhǔn)

消費電子，其中緊湊的 PCB 布局會增大干擾和信號劣化的風(fēng)險

航空航天和國防系統(tǒng)，其中極端條件下的可靠性至關(guān)重要

通過將布局后信號完整性仿真集成到驗證過程中，您可以確保您的高速數(shù)字設(shè)計穩(wěn)健、合規(guī)且準(zhǔn)備好投入生產(chǎn)。

高速信號完整性的均衡和信道建模

IBIS-AMI（I/O 緩沖區(qū)信息規(guī)范 - 算法建模接口）是一種建模標(biāo)準(zhǔn)，用于高速通道的布局前分析和布局后驗證。IBIS-AMI 將一個信號路徑內(nèi)各組件的電氣特性相結(jié)合，形成一個完整的信道模型，使您能夠更準(zhǔn)確、更高效地仿真復(fù)雜的高速數(shù)字系統(tǒng)。

在 Signal Integrity Toolbox（頂部）、SerDes 設(shè)計器（中部）和 Simulink（底部）中顯示的 SerDes 系統(tǒng)的 IBIS-AMI 模型。（點擊“閱讀原文“獲取文檔鏈接）

在布局前分析和布局后分析中使用 IBIS-AMI 模型，有助于您優(yōu)化設(shè)計時間，降低設(shè)計錯誤風(fēng)險，并提升高速數(shù)字系統(tǒng)的整體信號完整性性能。然而，創(chuàng)建準(zhǔn)確可靠的 IBIS-AMI 模型可能是一個復(fù)雜而耗時的過程，需要專業(yè)技術(shù)知識。您可以使用 SerDes Toolbox 中的內(nèi)置支持進行統(tǒng)計和時域仿真、IBIS-AMI 參數(shù)管理以及自動生成符合 IBIS-AMI 標(biāo)準(zhǔn)的模型，這使您能夠?qū)Ｗ⒂谠O(shè)計優(yōu)化和驗證。

實際應(yīng)用

均衡和信道建模在高速數(shù)據(jù)必須經(jīng)由復(fù)雜或有損介質(zhì)的系統(tǒng)中至關(guān)重要，例如：

數(shù)據(jù)中心互連，其中長距離的 PCB 走線和電纜會帶來顯著的信號損失

高速內(nèi)存接口，例如 DDR、LPDDR 和 GDDR，其中緊張的時序裕度要求精確的信號調(diào)節(jié)

汽車以太網(wǎng)和信息娛樂系統(tǒng)，其中均衡可確保在雙絞線電纜上的可靠通信

通過將信號完整性仿真與均衡和信道建模集成在一起，您可以在具有挑戰(zhàn)性的物理約束下設(shè)計出滿足性能目標(biāo)的系統(tǒng)。

信號完整性分析中的合規(guī)性和標(biāo)準(zhǔn)驗證

在電子行業(yè)，確保符合行業(yè)標(biāo)準(zhǔn)是信號完整性分析的關(guān)鍵部分。隨著數(shù)據(jù)傳輸速率提高和協(xié)議變得日益復(fù)雜，驗證設(shè)計是否滿足行業(yè)規(guī)范對于數(shù)據(jù)傳輸可靠性和產(chǎn)品認(rèn)證至關(guān)重要。

使用 MATLAB 和 Simulink，您可以針對廣泛的高速接口標(biāo)準(zhǔn)執(zhí)行自動化合規(guī)性檢查，包括：

PCI Express (PCIe)

USB 3.x 和 USB4

光學(xué)互聯(lián)網(wǎng)論壇 (OIF) 和 IEEE 802.3 以太網(wǎng)

DDR/LPDDR/GDDR 內(nèi)存接口

汽車以太網(wǎng)和 MIPI 標(biāo)準(zhǔn)

這些工具使您能夠仿真真實工況、生成眼圖并評估抖動、噪聲裕度和誤碼率，以確保設(shè)計滿足所需的閾值。這種級別的信號完整性仿真可幫助您在硬件測試之前識別和解決問題，降低代價高昂的重新設(shè)計或合規(guī)性失敗的風(fēng)險。

實際應(yīng)用

合規(guī)性驗證在強制要求互操作性和認(rèn)證的行業(yè)中尤為重要，例如：

消費電子，其中設(shè)備必須通過 USB 合規(guī)性測試才能上市

汽車系統(tǒng)，其中以太網(wǎng)和 MIPI 接口必須滿足嚴(yán)格的 EMI 和時序標(biāo)準(zhǔn)

企業(yè)網(wǎng)絡(luò)和存儲，其中 PCIe 和高速內(nèi)存接口必須在重數(shù)據(jù)負(fù)載下提供一致的性能

通過將合規(guī)性驗證集成到高速數(shù)字設(shè)計工作流中，您可以確保產(chǎn)品不僅功能正常，而且符合標(biāo)準(zhǔn)并準(zhǔn)備好全球部署。

信號完整性分析度量和可視化

在高速數(shù)字設(shè)計中，信號在傳輸過程中必須保持完整，以實現(xiàn)良好的信號完整性性能。常用的度量和可視化包括：

電壓裕度：電壓裕度用于測量信號振幅和信號噪聲裕度之間的差異。電壓裕度應(yīng)足夠高，才能確保信號可以在接收機處可靠地解調(diào)。

時序分析：此度量涉及計算信號的上升和下降時間、傳播延遲和抖動。您可以利用時序分析來評估設(shè)計的時序預(yù)算，并確保信號在要求的時序窗口內(nèi)轉(zhuǎn)換。

抖動：抖動是信號時序隨時間的變化。引起抖動的原因可能有很多，包括信號失真、串?dāng)_、電源噪聲和衰減。您可以使用抖動直方圖和眼圖，識別和分析高速數(shù)字系統(tǒng)中的抖動。

眼圖：眼圖用于分析信號性能隨時間的變化，并識別潛在的信號完整性問題。它們涉及繪制信號振幅隨時間變化的圖，通常采用直方圖形式。這種可視化方法有助于全面了解信號的行為，包括抖動、噪聲和時序問題。

誤碼率：BER 是用于計算數(shù)據(jù)流中的錯誤位數(shù)量的指標(biāo)。BER 值越高，信號完整性就越差。您可以使用 BER 來量化設(shè)計的信號完整性性能，然后優(yōu)化設(shè)計以降低 BER。

衰減：衰減用于衡量信號隨距離或時間變化而產(chǎn)生的損失。如果衰減程度高，則可能會導(dǎo)致信號失真和信號故障。您可以使用衰減測量值來評估信號的性能，并設(shè)計傳輸線和電路以最大限度地減少衰減。

串?dāng)_：串?dāng)_指一個信號的電場對相鄰信號產(chǎn)生的噪聲干擾。您可以使用串?dāng)_測量值來評估信道之間的干擾程度，計算串?dāng)_耦合系數(shù)，并確定降低串?dāng)_程度的設(shè)計方法。

時域反射計 (TDR)：TDR 通過將信號的輸出與從線路末端反射的輸入信號進行比較來測量傳輸線的阻抗。這種方法有助于確定傳輸線上的阻抗變化情況和信號完整性問題。

信道操作裕量 (COM)：COM 用于量化設(shè)計中信號眼圖與最差減損下的影響之間的裕度。COM 可幫助您評估設(shè)計中的信號完整性性能，并確定需要改進的地方。

波形示例，顯示在 Signal Integrity Toolbox 的并行鏈路設(shè)計器中測量的閾值和參數(shù)。（點擊“閱讀原文“獲取文檔鏈接）

PAM3 眼圖用 Signal Integrity Toolbox 創(chuàng)建，顯示在信號完整性查看器中。（點擊“閱讀原文“獲取文檔鏈接）

使用 MATLAB 和 Simulink 進行信號完整性分析

為了主動應(yīng)對這些挑戰(zhàn)，您可以使用 MATLAB 和 Simulink 進行信號完整性分析。通過對整個系統(tǒng)進行建模和仿真，您可以在構(gòu)建物理原型之前檢測眼圖閉合、抖動、誤碼率過高及其他潛在問題。這種虛擬測試使您能夠設(shè)計和驗證均衡方法、優(yōu)化高速鏈路并確保整體信號質(zhì)量，從而在開發(fā)周期中節(jié)省大量時間和資源。

通過使用 MATLAB 和 Simulink 產(chǎn)品進行信號完整性分析，您可以執(zhí)行：

高速設(shè)計中的布局前分析：在 PCB 布局開始之前，通過仿真和建模盡早識別并解決潛在信號完整性問題。

布局后驗證：使用布局后 PCB 信號完整性驗證來驗證真實信號行為并檢測布局引起的問題。

均衡和信道建模：設(shè)計和仿真均衡策略，以減輕信號失真并在有損信道上保持?jǐn)?shù)據(jù)完整性。

合規(guī)性和標(biāo)準(zhǔn)驗證：通過自動化合規(guī)測試和仿真，確保您的設(shè)計符合 PCIe、USB 和 DDR 等行業(yè)標(biāo)準(zhǔn)。

Signal Integrity Toolbox、SerDes Toolbox、RF PCB Toolbox 和 Mixed-Signal Blockset 提供了從系統(tǒng)的布局前分析到布局后驗證等諸多功能，同時可生成可視化結(jié)果，如眼圖、波形圖、頻譜圖、眼圖輪廓和時鐘偏移預(yù)算分析。這些工具提供了全面的方法，用于防止數(shù)據(jù)通信系統(tǒng)或高速電子設(shè)備出現(xiàn)問題。