解析ADC3668與ADC3669：高性能雙通道16位ADC的卓越之選

在電子設(shè)計領(lǐng)域，模擬到數(shù)字轉(zhuǎn)換器（ADC）的性能往往決定了整個系統(tǒng)的精度和穩(wěn)定性。今天，我們聚焦于德州儀器（TI）的ADC3668和ADC3669（ADC366x），深入剖析這兩款16位、250MSPS和500MSPS的雙通道ADC的特性、應(yīng)用及設(shè)計要點。

文件下載：adc3668.pdf

1. 關(guān)鍵特性概覽

ADC366x的核心特性使其在眾多ADC中脫穎而出，為高要求的應(yīng)用場景提供了強大的支持。

• 高精度與低噪聲：具備16位分辨率，在500MSPS采樣率下，噪聲譜密度可達(dá) -160dBFS/Hz，熱噪聲為76.4dBFS，能有效降低噪聲干擾，提高信號的準(zhǔn)確性。
• 單核心架構(gòu)：采用單核心（非交錯）ADC架構(gòu)，孔徑抖動僅為75fs，確保了采樣的精確性和穩(wěn)定性。
• 靈活的模擬輸入：緩沖模擬輸入支持可編程的100Ω和200Ω終端，輸入滿量程為2VPP，全功率輸入帶寬（-3dB）達(dá)1.4GHz，能適應(yīng)不同的信號源和輸入要求。
• 強大的數(shù)字下變頻器（DDC）：可選的四通道數(shù)字下變頻器支持2到32768的寬帶抽取，使用48位NCO，支持相位相干和相位連續(xù)跳頻，能有效處理復(fù)雜的信號。
• 靈活的LVDS接口：根據(jù)工作模式，可選擇16位寬并行DDR LVDS接口或串行LVDS接口，在高抽取比時，輸出分辨率可提高到32位，滿足不同的數(shù)據(jù)傳輸需求。
• 低功耗設(shè)計：在500MSPS采樣率下，每通道功耗僅為300mW，實現(xiàn)了高性能與低功耗的平衡。

2. 詳細(xì)功能剖析

2.1 模擬輸入設(shè)計

ADC366x的模擬輸入具有內(nèi)部緩沖器，可隔離采樣電容的毛刺噪聲。輸入支持AC和DC耦合，通過SPI寄存器可配置為100Ω或200Ω差分終端。為優(yōu)化性能，需根據(jù)信號所在的奈奎斯特區(qū)選擇正確的輸入頻率范圍和奈奎斯特區(qū)，并在模擬輸入前端添加RCR電路。

2.2 采樣時鐘輸入

采樣時鐘輸入采用差分驅(qū)動，需外部AC耦合和終端。內(nèi)部采樣時鐘路徑設(shè)計用于降低殘余相位噪聲，時鐘電路需要專用的低噪聲電源。時鐘的相位噪聲和幅度噪聲會影響ADC的性能，因此要注意時鐘的幅度和頻率。

2.3 多芯片同步

在多芯片應(yīng)用中，可通過匹配時鐘和SYSREF信號跡線實現(xiàn)同步。在DDC旁路模式下，可使用SYSREF信號重置內(nèi)部RAMP測試模式；在DDC模式下，使用SYSREF信號將與抽取濾波器相關(guān)的內(nèi)部模塊重置為確定狀態(tài)。

2.4 時間戳功能

該功能可在DDC旁路模式下對模擬輸入的特定樣本進(jìn)行標(biāo)記。邏輯低到高的轉(zhuǎn)換在采樣時鐘的上升沿被記錄，時間戳信號比輸出數(shù)據(jù)提前35個時鐘周期。

2.5 過范圍指示

當(dāng)信號超出可表示的數(shù)字范圍時，設(shè)備觸發(fā)過范圍指示。過范圍輸出可通過寄存器配置，可通過GPIO引腳或LSB數(shù)據(jù)指示。

2.6 外部電壓參考

為獲得更高的精度和更低的溫度漂移，可通過GPIO1引腳提供外部1.2V電壓參考，并在引腳附近連接陶瓷旁路電容。

2.7 數(shù)字增益

設(shè)備為兩個通道提供可編程數(shù)字增益，增益通過寄存器配置，最大增益可達(dá)6dB。

2.8 抽取濾波器

ADC366x提供多達(dá)四個數(shù)字下變頻器，支持實數(shù)和復(fù)數(shù)抽取。通過交叉點開關(guān)，可將任意DDC連接到任意ADC或2x AVG模塊的輸出。抽取濾波器的響應(yīng)和配置可通過寄存器控制。

2.9 數(shù)字接口

支持DDR LVDS和串行LVDS兩種接口模式。在DDC旁路模式下，使用16位寬并行DDR LVDS接口；在抽取模式下，使用串行LVDS接口。輸出數(shù)據(jù)格式可配置為二進(jìn)制補碼或偏移二進(jìn)制格式。

3. 應(yīng)用與設(shè)計要點

3.1 典型應(yīng)用場景

ADC366x適用于多種應(yīng)用，如軟件定義無線電、頻譜分析儀、雷達(dá)和通信基礎(chǔ)設(shè)施等。在這些應(yīng)用中，其高精度、低噪聲和靈活的配置能力能滿足不同的需求。

3.2 設(shè)計要求與步驟

• 輸入信號路徑：使用適當(dāng)?shù)膸逓V波器抑制不需要的頻率，使用平衡變壓器將單端RF輸入轉(zhuǎn)換為差分輸入，并通過電容進(jìn)行AC耦合。
• 時鐘設(shè)計：時鐘輸入需AC耦合，時鐘源應(yīng)具有低抖動，可使用帶通濾波器去除寬帶時鐘噪聲。在多通道系統(tǒng)中，可使用LMK04828或LMK04832設(shè)備生成SYSREF信號。
• 詳細(xì)設(shè)計流程：為最大化ADC的SNR性能，需要低抖動（< 75fs）的采樣時鐘。在使用平均和/或抽取時，需先估計單個ADC核心的SNR，再考慮內(nèi)部平均和/或抽取帶來的SNR改善。
• 初始化設(shè)置：上電后，通過硬件復(fù)位將內(nèi)部寄存器初始化為默認(rèn)值，然后讀取“CFG RDY寄存器”檢查內(nèi)部加載是否完成，最后根據(jù)需要使用SPI對內(nèi)部寄存器進(jìn)行編程。

3.3 電源供應(yīng)與布局

• 電源供應(yīng)：ADC需要四個不同的電源，AVDD18和AVDD12為模擬和時鐘電路供電，DVDD18和DVDD12為數(shù)字邏輯和LVDS接口供電。電源需低噪聲，可采用高效降壓開關(guān)調(diào)節(jié)器和低噪聲LDO的兩級調(diào)節(jié)架構(gòu)。
• 布局設(shè)計：在電路板設(shè)計中，模擬輸入和時鐘信號的跡線應(yīng)盡量短，避免過孔，采用松散耦合的100Ω差分跡線；數(shù)字LVDS輸出接口采用緊密耦合的100Ω差分跡線；電源和接地連接應(yīng)提供低電阻路徑，使用電源和接地平面。

4. 總結(jié)

ADC3668和ADC3669以其卓越的性能和豐富的功能，為電子工程師提供了一個強大的工具。在設(shè)計過程中，我們需要充分考慮其特性和要求，合理選擇外部元件，優(yōu)化布局和電源供應(yīng)，以實現(xiàn)最佳的系統(tǒng)性能。希望通過本文的介紹，能幫助大家更好地理解和應(yīng)用這兩款A(yù)DC，在實際項目中取得理想的效果。你在使用類似ADC的過程中遇到過哪些挑戰(zhàn)呢？歡迎在評論區(qū)分享你的經(jīng)驗和見解。