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年前，因為一單客戶投訴，引發(fā)出了關(guān)于時鐘buffer芯片客戶端拓?fù)浠A(chǔ)應(yīng)用的一些相關(guān)知識。因此，本章節(jié)就此類芯片，跟大家分享一下時鐘Buffer芯片的定義、工作原理、應(yīng)用領(lǐng)域、特點優(yōu)勢等內(nèi)容。

在分享時鐘buffer芯片前，我們先梳理一下“時鐘”的起源和發(fā)展史，這樣有利于解除大家心中疑惑。

一、時鐘的起源

時鐘起源于巴比倫，六千年前的巴比倫人制作出了日晷，通過太陽影子判斷時間。后來為了彌補日晷在無光環(huán)境下的不足，設(shè)計出了滴漏，用水流速度判斷時間。1283年，英格蘭出現(xiàn)了首個機械時鐘，并逐漸設(shè)計出鐘樓、鐘表等計時工具。

二、時鐘的發(fā)展歷史

時鐘的發(fā)展經(jīng)歷了三個階段：日晷計時、齒輪組成計時和電子芯片計時?；仡櫲祟惪茖W(xué)發(fā)展史，計時器的發(fā)展歷史是與整個人類文明史同步的。對于生命個體而言，時間長河托起生命之帆。正是因為有了時間測量，人類得以準(zhǔn)確記錄下自己的生命足跡。

將石英晶體運用在鐘表上是一種現(xiàn)代的發(fā)明，世界上第一個石英表是瑞士在1967年7月制成的。利用石英晶體會產(chǎn)生規(guī)律的振動，生成電子產(chǎn)品所需的時鐘信號，推動著科技的高速發(fā)展。

進入二十一世紀(jì)，萬物互聯(lián)已經(jīng)深入到通信、AIoT、汽車、消費、工業(yè)、醫(yī)療等眾多領(lǐng)域。隨之而來，不同應(yīng)用場景下設(shè)備之間如何通過高精度時鐘來同步協(xié)調(diào)，時鐘產(chǎn)品也開始倍受廣泛關(guān)注，時鐘產(chǎn)品進入蓬勃發(fā)展時期，產(chǎn)品種類也越來越多。

常用的時鐘產(chǎn)品主要分六個大類：振蕩器、時鐘發(fā)生器、時鐘緩沖器、抖動衰減產(chǎn)品、時鐘同步產(chǎn)品和其它簡單的時鐘器件。

三、時鐘buffer芯片的定義

講到時鐘buffer芯片，先解釋一下這其中的“buffer”，即：緩沖器的意思。而時鐘緩沖器就是同行中常講的：Clock Buffer，主要分為扇出緩沖器和零延遲緩沖器。時鐘Buffer本身是無法產(chǎn)生頻率源的，它的主要作用是將晶體或晶振產(chǎn)生的時鐘信號進行復(fù)制、格式轉(zhuǎn)換及電平轉(zhuǎn)換。選對合適的時鐘Buffer，可以減少晶體或晶振使用，降低系統(tǒng)成本。

其實，講到時鐘緩沖器（Clock Buffer），我們就有必要還要認(rèn)識一下時鐘發(fā)生器（Clock Generator），它是用來產(chǎn)生時鐘信號的器件。時鐘發(fā)生器常用于數(shù)字產(chǎn)品中，所有的組件根據(jù)時鐘發(fā)生器產(chǎn)生的時鐘信號來同步運算。數(shù)字產(chǎn)品必須有時鐘的控制才能精確處理數(shù)字信號。若時鐘不穩(wěn)定，輕則造成數(shù)字信號傳送上的錯誤，重則導(dǎo)致數(shù)字設(shè)備無法正常運作。

至于這兩者具體的作用和應(yīng)用情況，有興趣的朋友可以自行查閱相關(guān)資料，在此我就不過多贅述了。

四、時鐘buffer芯片的工作原理

時鐘buffer芯片的工作原理主要有以下三個：

1、信號放大

時鐘Buffer芯片接收輸入的時鐘信號，并將其放大到足夠的電壓幅度，以確保信號質(zhì)量和穩(wěn)定性。

2、信號恢復(fù)

在信號傳輸中可能因延遲或噪聲而導(dǎo)致信號失真，時鐘Buffer芯片可恢復(fù)信號的波形和周期，確保信號的準(zhǔn)確性。

3、信號分配

時鐘Buffer芯片還可以將放大且恢復(fù)后的時鐘信號分配給多個輸出端口，保證各個部件同時接收到同步的時鐘信號。

五、扇出型時鐘buffer芯片的選型

基于非PLL的扇出型緩沖器是一種將一路時鐘源信號通過頻率復(fù)制生成多路時鐘信號的器件，通常時鐘緩沖器還兼具有時鐘分配，格式轉(zhuǎn)換和電平轉(zhuǎn)換的功能。

對于一個大型電子系統(tǒng)來說，需要很多不同頻點和同頻點的時鐘來保障系統(tǒng)的精準(zhǔn)運行。但是，如果每個節(jié)點都選用晶振或晶體，則會增加PCB園板子尺寸和BOM成本。而選擇集成度更高的時鐘芯片和時鐘緩沖器則可以有效降低系統(tǒng)成本，簡化電路設(shè)計，同時也能為系統(tǒng)多個組件提供多路參考時鐘。

那么，時鐘緩沖器究竟應(yīng)該怎么選，才能更適合自己的使用場景呢?可以從下面這幾個關(guān)鍵指標(biāo)來做選擇：

1、附加(額外)相位抖動

時鐘源經(jīng)過緩沖器后，緩沖器本身的抖動會增加到時鐘的內(nèi)在抖動上，從而惡化整個系統(tǒng)時鐘的相位噪聲，這個參數(shù)定義為緩沖器的額外抖動或者在指定頻帶范圍內(nèi)的額外相位抖動。

時鐘緩沖Q器本身不產(chǎn)生時鐘信號，除非有輸入信號，否則不能測量相位抖動。為了定性分析緩沖器對于相位抖動的影響，必須首先測量時鐘源的相位抖動，然后是時鐘源和緩沖器一起工作時的相位抖動，緩沖器的相位抖動可以通過公式計算出來。

在計算相位抖動時通常做的假設(shè)是時鐘源和緩沖器噪聲不相關(guān)，而且由純粹的隨機抖動組成。

當(dāng)然，附加相位抖動還依賴于輸入時鐘信號的信號轉(zhuǎn)換率(slew rate)。較低的slew rat通常導(dǎo)致較高的附件抖動。這也是設(shè)計人員需要考慮的。

2、輸入時鐘參數(shù)

不同的電子系統(tǒng)的時鐘源是不一樣的，有晶體、振蕩器或者外部時鐘，格式也不一樣，有單端和差分。

有些時鐘緩沖器可以支持3種不同的輸入，涵蓋了目前市場上普遍的輸入方式，可以滿足客戶日常使用。

3、輸出時鐘參數(shù)(包括輸出路數(shù)、輸出電壓、輸出格式等)

隨著電子產(chǎn)品的功能的增加，對芯片功能和產(chǎn)品功耗的要求也越來越高，針對時鐘bufer口輸出電壓的要求也越來越多。

有些時鐘bufer可以支持多種電壓輸出，單端輸出電壓1.5v/1.8v/2.5v/3.3v;差分輸出電壓2.5v/3.3v。最多可以滿足10路輸出，能夠適配于不同的客戶需求。

當(dāng)然，時鐘緩沖器的參數(shù)還有:輸出之間的指定偏斜;電源噪聲抑制比(PSRR)等。

因此，要想選到更好的時鐘buffer，可以從使用場景的數(shù)據(jù)指標(biāo)要求入手，選擇適配這些指標(biāo)的時鐘Buffer即可。

六、時鐘buffer芯片與時鐘芯片的區(qū)別

時鐘緩沖芯片（Clock Buffer Chip）和時鐘芯片（Clock Chip）是兩種常見但功能不同的集成電路。盡管它們都涉及時鐘信號處理，但在設(shè)計和應(yīng)用中有著明顯的區(qū)別。

1、時鐘緩沖芯片

相對而言，時鐘緩沖芯片則更專注于時鐘信號的分配和緩沖放大。它們接收來自時鐘源或時鐘芯片的信號，并將其放大、處理后再分配給系統(tǒng)內(nèi)部的各個模塊，以確保時鐘信號的質(zhì)量和穩(wěn)定性。

時鐘緩沖芯片的特點包括：

a. 主要用于時鐘信號的分配、驅(qū)動和放大，以克服時鐘信號在傳輸中的衰減和延遲；

b. 通常包含多個時鐘輸出通道，每個通道可以獨立地配置為不同的頻率、相位或占空比；

c. 能夠提供低時延、低抖動的時鐘分配解決方案；

d. 經(jīng)常用于大型系統(tǒng)或高速數(shù)字電路設(shè)計中，以確保各個模塊能夠按時獲得正確的時鐘信號。

2、時鐘芯片

時鐘芯片通常被用于產(chǎn)生各種頻率和相位的時鐘信號，用來同步數(shù)字系統(tǒng)中的操作。這些芯片通常包括PLL（鎖相環(huán)）模塊、分頻器和其他時鐘發(fā)生器，以確保設(shè)備內(nèi)部各部件之間的同步性。

時鐘芯片的關(guān)鍵特點包括：

a. 提供穩(wěn)定、精確的時鐘信號；

b. 具有可編程性，能夠根據(jù)用戶需求配置輸出時鐘的頻率和相位；

c. 通常集成了各種時鐘管理功能，如頻率調(diào)整、時序控制等；

d. 用于主控芯片或系統(tǒng)級集成電路（SoC）中，以便整個系統(tǒng)內(nèi)各部件同步。

總之，時鐘芯片主要是用于生成、管理時鐘信號，保證整個系統(tǒng)在同步工作；而時鐘緩沖芯片則是專注于時鐘信號的分配和驅(qū)動，確保時鐘信號在長距離傳輸時質(zhì)量穩(wěn)定。理解它們各自的功能和特點，對于電子系統(tǒng)設(shè)計者和工程師來說至關(guān)重要。

七、時鐘buffer芯片的主要應(yīng)用

1、時鐘信號復(fù)制

時鐘信號復(fù)制簡單理解就是將一路時鐘源信號通過頻率復(fù)制生成多路時鐘信號。

從下圖中可以看到1路時鐘信號輸入可以分出5路相同的時鐘信號輸出，并且可以通過OE管腳控制信號輸出與否。

2、時鐘信號格式轉(zhuǎn)換

除了時鐘信號復(fù)制外，現(xiàn)在很多時鐘Buffer也同時具有時鐘信號格式轉(zhuǎn)換功能，將一種格式的輸入時鐘信號轉(zhuǎn)換成另一種格式輸出。

下圖是這種Buffer的功能框圖，輸入可以選擇3路中的任意一路，其中輸入口0和1支持的信號格式可以是LVPECL、LVDS、HCSL、SSTL、LVCMOS、LVTTL中任意一種，而XTAL輸入口則支持無源晶體輸入。差分輸出時鐘類型可以通過OUT_MODEA【1:0】及OUT_MODEB【1:0】分別單獨配置，選擇LVPECL、LVDS、HCSL或高阻狀態(tài)。

在服務(wù)器、網(wǎng)絡(luò)設(shè)備、存儲設(shè)備等應(yīng)用中，像CPU、PCIe交換芯片、PCIe擴展卡、Wifi控制器、GE口等很多芯片之間都是通過PCIe協(xié)議來傳輸高速數(shù)據(jù)，系統(tǒng)中需要多個HCSL格式的100M參考時鐘，而市場上沒有直接輸出HCSL信號的晶振，這時可以用100M LVDS或LVPECL輸出的晶振，通過Buffer轉(zhuǎn)換為100M HCSL時鐘信號格式來滿足應(yīng)用。

3、時鐘信號電平轉(zhuǎn)換

在下圖中，大家看到有VDD的多個電源PIN，這里的VDD_CORE是核心電壓，也是輸入時鐘信號的電壓，而輸出信號電壓可以不同于VDD_CORE，比如VDD_CORE是3.3V，而VDD_IO可以選擇3.3V、2.5V、1.8V等多種電壓輸出，即時鐘信號的電平轉(zhuǎn)換。

八、時鐘buffer芯片的特點與優(yōu)勢

時鐘buffer芯片的核心特點與優(yōu)勢結(jié)合性能、兼容性、功耗及應(yīng)用場景4方面可歸納到以下5點：

1、高驅(qū)動能力與寬頻支持

采用差分輸入/輸出設(shè)計，可驅(qū)動1MHz~350MHz頻率，滿足多設(shè)備同步需求，另外，還可通過寬長比優(yōu)化電路結(jié)構(gòu)，提升信號擺幅和上升沿速度，增強后端負(fù)載驅(qū)動能力。

2、低功耗設(shè)計與小封裝

設(shè)計上注重支持低功耗HCSL和LVDS接口，降低系統(tǒng)整體能耗，符合現(xiàn)代電子設(shè)備對節(jié)能環(huán)保的需求，還采用小型QFN32封裝（5mm×5mm），適合高密度集成場景。

3、低抖動輸出

PCIe 5.0規(guī)范下附加抖動僅6fs，滿足高速設(shè)備對時序的嚴(yán)格要求，且支持PCIe Gen 1/2/3/4/5全代兼容，確保向后兼容性。

4、靈活控制與兼容性

支持通過I2C或獨立引腳控制輸出引腳關(guān)斷，增強系統(tǒng)靈活性，同時還兼容PCIe標(biāo)準(zhǔn)，簡化系統(tǒng)設(shè)計并降低布線復(fù)雜性。

5、電磁兼容性與電壓范圍

支持SSC（靜電放電保護）以降低EMI，保障信號純凈度，且工作電壓為2.5~3.3V，適應(yīng)不同供電環(huán)境。

因此，時鐘buffer芯片通過低抖動、高驅(qū)動能力、低功耗及廣泛兼容性，成為高性能計算、高速存儲設(shè)備等場景中保障時序一致性的關(guān)鍵組件。

九、時鐘buffer芯片的應(yīng)用領(lǐng)域

時鐘buffer芯片當(dāng)前均有應(yīng)用于服務(wù)器、存儲設(shè)備、PCIe卡、以太網(wǎng)線卡、射頻拉遠單元和基站單元、無線和有線基礎(chǔ)設(shè)施、網(wǎng)絡(luò)和數(shù)據(jù)通信、醫(yī)療成像、便攜式測試和測量等領(lǐng)域。具體來講，在以下四個高新領(lǐng)域應(yīng)用最為頻繁和重要：

1、計算機系統(tǒng)

在計算機的主板、處理器、存儲器等部件中廣泛應(yīng)用，確保各個組件之間的時序一致性，提高系統(tǒng)性能。

2、通信設(shè)備

在通信基站、網(wǎng)絡(luò)交換設(shè)備等通信系統(tǒng)中使用，保證數(shù)據(jù)傳輸?shù)耐叫院头€(wěn)定性，提高通信質(zhì)量。

3、工業(yè)控制

用于工控系統(tǒng)、自動化設(shè)備等領(lǐng)域，確保各個部件的協(xié)調(diào)運行，實現(xiàn)高效的生產(chǎn)控制。

4、消費電子產(chǎn)品

時鐘Buffer芯片用于數(shù)字電視、音頻處理器、攝像機等設(shè)備中，提供高質(zhì)量的音視頻信號。

十、寫在最后面的話

時鐘Buffer芯片通常具有低功耗、小封裝、高穩(wěn)定性和高頻率等特點。隨著數(shù)字電子設(shè)備的不斷發(fā)展和復(fù)雜性的增加，對時鐘信號的要求也越來越高，時鐘Buffer芯片的功能和性能也得到了不斷的提升。它在現(xiàn)代電子設(shè)備中的重要性不可忽視，對設(shè)備的正常運行和性能提升起著關(guān)鍵作用。

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審核編輯 黃宇