以下文章來(lái)源于OpenFPGA，作者碎碎思

在 FPGA 設(shè)計(jì)的世界里，有兩條常見(jiàn)的“修煉之路”：

一條是“硬核派”，直接用 Verilog/VHDL 寫(xiě) RTL，控制信號(hào)級(jí)細(xì)節(jié)，精打細(xì)算每個(gè)資源。

另一條是“快刀派”，使用 HLS(High Level Synthesis，高層次綜合)，用 C/C++/SystemC 甚至 Python 這樣的高級(jí)語(yǔ)言，快速描述算法，再交給工具自動(dòng)生成 RTL。

這兩條路各有千秋。今天我們就來(lái)聊聊：HLS 到底能帶來(lái)什么價(jià)值?又有哪些局限?

一、HLS 的價(jià)值：讓算法更快上 FPGA

在很多場(chǎng)景下，HLS 是救命稻草。比如：

圖像處理

假設(shè)你想實(shí)現(xiàn)一個(gè) 3×3 卷積濾波。如果用 RTL 寫(xiě)，你要手工管理 line buffer、滑動(dòng)窗口、流水線延遲，寫(xiě)起來(lái)又長(zhǎng)又繁瑣。

但用 HLS，只需要一段 C 代碼：

for(i = 1; i < ROWS-1; i++) {
? ??for?(j = 1; j < COLS-1; j++) {
? ? ? ? sum = 0;
? ? ? ??for?(m = -1; m <= 1; m++) {
? ? ? ? ? ??for?(n = -1; n <= 1; n++) {
? ? ? ? ? ? ? ? sum += img[i+m][j+n] * kernel[m+1][n+1];
? ? ? ? ? ? }
? ? ? ? }
? ? ? ? out[i][j] = sum;
? ? }
}

再加幾句 pragma（比如#pragmaHLS PIPELINE、#pragmaHLS ARRAY_PARTITION），工具就能幫你生成流水線化的 RTL。

算法驗(yàn)證速度快

用 C 級(jí)別的仿真，速度可能比 RTL 仿真快 100~1000 倍。比如 FFT、矩陣乘法這種大規(guī)模計(jì)算，用 RTL 仿真等一下午，用 HLS 可能幾分鐘就能跑完。

縮短產(chǎn)品迭代周期

很多團(tuán)隊(duì)用 HLS 來(lái)快速驗(yàn)證算法可行性，甚至直接拿 HLS 輸出的 RTL 投產(chǎn)。對(duì)于初創(chuàng)公司或者科研項(xiàng)目，能快點(diǎn)出 Demo，就是最大的價(jià)值。

二、HLS 的局限：不是萬(wàn)能的鑰匙

不過(guò)，HLS 并不是“寫(xiě)幾行 C 代碼，點(diǎn)點(diǎn)按鈕就能跑滿(mǎn)資源”的神器，它有幾個(gè)明顯的局限：

資源和性能不可控

RTL 設(shè)計(jì)師可以明確指定每個(gè)寄存器、DSP、BRAM 的用途；

HLS 則依賴(lài)工具的推斷。結(jié)果可能多用了 20% 的 LUT，或者時(shí)鐘頻率達(dá)不到要求。

舉個(gè)例子：

用 HLS 寫(xiě) AES 加密核，綜合后時(shí)鐘頻率只有 120MHz；換成手寫(xiě) RTL，同樣邏輯能跑到 250MHz，且資源下降一半。

算法友好，接口復(fù)雜就麻煩

HLS 擅長(zhǎng)描述算法，比如矩陣運(yùn)算、濾波、信號(hào)處理；

但當(dāng)你要和 AXI 總線交互，或者寫(xiě) PCIe 協(xié)議棧時(shí)，HLS 就顯得力不從心。工具雖然支持 AXI4 接口自動(dòng)生成，但復(fù)雜協(xié)議邏輯（比如 TLP 解碼）還是 RTL 更適合。

調(diào)優(yōu)需要經(jīng)驗(yàn)

新手寫(xiě) HLS，可能以為“C 代碼跑得快 = FPGA 上也快”。

結(jié)果綜合出來(lái)的電路一片 stall，性能還不如 CPU。

想寫(xiě)出高效 HLS，需要了解流水線、并行度、內(nèi)存帶寬等硬件特性，這一點(diǎn)和寫(xiě) RTL 沒(méi)本質(zhì)區(qū)別。

三、實(shí)際項(xiàng)目中的選擇

我們可以總結(jié)成一句話：

HLS 用來(lái)加速“算法類(lèi)模塊”，RTL 用來(lái)保證“接口和系統(tǒng)級(jí)可靠性”。

比如一個(gè)視頻處理系統(tǒng)：

圖像濾波、邊緣檢測(cè) → HLS 最快上手，改 kernel 換算法也方便；

AXI-Stream 視頻數(shù)據(jù)搬運(yùn)、時(shí)序控制 → RTL 最靠譜，避免 HLS 生成一堆“黑盒”邏輯導(dǎo)致調(diào)試?yán)щy。

再比如機(jī)器學(xué)習(xí)推理：

矩陣乘法、卷積核 → HLS 表達(dá)簡(jiǎn)潔，容易改數(shù)據(jù)寬度或并行度；

DDR 控制器接口、PCIe DMA 引擎 → RTL 手寫(xiě)更穩(wěn)。

四、未來(lái)趨勢(shì)：HLS 與 RTL 融合

目前業(yè)界主流的做法是：

算法級(jí) → HLS 實(shí)現(xiàn)，減少開(kāi)發(fā)時(shí)間；

接口/控制級(jí) → RTL 手寫(xiě)，保證系統(tǒng)穩(wěn)定；

最終在同一個(gè) Vivado/Quartus 工程里，把 HLS 輸出的 IP 和手寫(xiě) RTL 混合使用。

像 Xilinx 的 Vitis HLS 就是這種思路：讓軟件工程師快速寫(xiě)出硬件加速核，再交給硬件工程師接入系統(tǒng)。

總結(jié)

HLS 幫助我們 快：快速建模、快速驗(yàn)證、快速迭代。

RTL 幫助我們 準(zhǔn)：精確控制、極致性能、穩(wěn)定接口。

在實(shí)際項(xiàng)目里，兩者不是對(duì)立的，而是 互補(bǔ)的搭檔。

如果你是軟件背景，HLS 是進(jìn)入 FPGA 世界的捷徑； 如果你是硬件老兵，HLS 也能成為你提高效率的工具，但不能替代 RTL 的價(jià)值。

問(wèn)題留給大家： 你們項(xiàng)目里有嘗試過(guò)用 HLS 嗎？最后是堅(jiān)持用，還是又回到 RTL？