ADN2855：多速率突發(fā)模式時鐘與數(shù)據(jù)恢復(fù)IC的技術(shù)剖析

在光通信領(lǐng)域，GPON/BPON/GEPON光線路終端（OLT）接收器對時鐘和數(shù)據(jù)恢復(fù)有著嚴(yán)格要求。ADN2855作為一款專門為該應(yīng)用設(shè)計的突發(fā)模式時鐘和數(shù)據(jù)恢復(fù)IC，展現(xiàn)出了卓越的性能和豐富的功能。下面，我們將深入剖析ADN2855的各項特性。

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一、核心特性

1. 數(shù)據(jù)速率與接口

ADN2855支持155.52 Mbps、622.08 Mbps、1244.16 Mbps和1250.00 Mbps四種串行數(shù)據(jù)輸入速率，可通過I2C接口進(jìn)行靈活選擇。其具備12位的采集時間，擁有4位并行LVDS輸出接口，能高效地處理和傳輸數(shù)據(jù)。

2. 獨特架構(gòu)與功能

• 雙環(huán)時鐘恢復(fù)架構(gòu)：專利的雙環(huán)時鐘恢復(fù)架構(gòu)確保了時鐘恢復(fù)的穩(wěn)定性和準(zhǔn)確性，能有效應(yīng)對不同速率的數(shù)據(jù)。
• 集成PRBS發(fā)生器：集成的PRBS發(fā)生器為測試和驗證提供了便利，有助于工程師快速檢測系統(tǒng)性能。
• 字節(jié)速率參考時鐘：字節(jié)速率參考時鐘為系統(tǒng)提供了穩(wěn)定的時鐘基準(zhǔn)，保證數(shù)據(jù)處理的同步性。
• 失鎖指示器：失鎖指示器能及時反饋時鐘恢復(fù)狀態(tài)，方便工程師進(jìn)行故障排查。

  3. 兼容性與接口

• 支持DDR - FPGA：支持雙數(shù)據(jù)速率（DDR）兼容的FPGA，可與多種數(shù)字電路無縫對接。
• I2C接口：通過I2C接口，工程師可以方便地訪問設(shè)備的可選功能，實現(xiàn)對設(shè)備的靈活配置。

  4. 電源與封裝

• 單電源供電：采用3.3 V單電源供電，簡化了電源設(shè)計，降低了系統(tǒng)成本。
• 低功耗：在串行輸出模式下典型功耗為670 mW，在解串器模式下典型功耗為825 mW，具有良好的節(jié)能性能。
• 緊湊封裝：采用5 mm × 5 mm、32引腳的LFCSP封裝，節(jié)省了電路板空間，適合小型化設(shè)計。

二、工作原理

1. 頻率鎖定

ADN2855需要一個與輸入數(shù)據(jù)頻率鎖定的參考時鐘。其FLL（頻率鎖定環(huán)）會相對于該參考時鐘進(jìn)行頻率鎖定，將VCO（壓控振蕩器）的頻率誤差拉向0 ppm。由于假定OLT的上游突發(fā)數(shù)據(jù)由光網(wǎng)絡(luò)終端（ONT）CDR恢復(fù)的時鐘進(jìn)行時鐘同步，因此能保證與OLT系統(tǒng)時鐘的頻率鎖定。

2. 相位鎖定

芯片內(nèi)部的前導(dǎo)碼檢測器會在前導(dǎo)碼中尋找最大轉(zhuǎn)換密度模式（如1010…）。一旦檢測到該模式，片上延遲/鎖相環(huán)（D/PLL）會在12 UI（單位間隔）內(nèi)快速對輸入突發(fā)數(shù)據(jù)進(jìn)行相位鎖定，并補(bǔ)償FLL未完全消除的頻率誤差。

3. 數(shù)據(jù)處理

輸入數(shù)據(jù)由恢復(fù)的時鐘進(jìn)行重定時，然后以串行或4位并行輸出半字節(jié)的形式輸出。同時，在突發(fā)數(shù)據(jù)之間，需要一個RESET信號將設(shè)備設(shè)置為快速相位采集模式。RESET信號必須在之前突發(fā)數(shù)據(jù)結(jié)束后的8 UI內(nèi)有效，并在最大轉(zhuǎn)換密度前導(dǎo)碼部分開始之前無效，且寬度至少為16 UI。

三、功能描述

1. 頻率采集

ADN2855工作在突發(fā)數(shù)據(jù)恢復(fù)模式，需要使用OLT系統(tǒng)參考時鐘作為采集輔助。通過設(shè)置(CTRL A[0]=1)將其置于鎖定參考時鐘模式，然后向CTRLB[5]寫入1到0的轉(zhuǎn)換來啟動頻率采集。該頻率采集在正常工作模式下只需進(jìn)行一次，初始頻率采集大約需要10 ms。

2. DATAV操作

ADN2855的數(shù)據(jù)有效指示器（DATAV）在獲取前導(dǎo)碼最大轉(zhuǎn)換密度部分的相位時有效，從1010…模式開始需要12 UI。DATAV輸出在當(dāng)前突發(fā)數(shù)據(jù)結(jié)束后RESET信號有效時無效，其輸出為低電平有效，且與LVTTL兼容。

3. 靜噪模式

當(dāng)靜噪輸入（引腳30）驅(qū)動為TTL高電平時，時鐘和數(shù)據(jù)輸出都被設(shè)置為零狀態(tài)，以抑制下游處理。若不需要靜噪功能，引腳30應(yīng)連接到VEE。若希望在輸出數(shù)據(jù)無效時對DATxP/DATxN和CLKOUTP/CLKOUTN輸出進(jìn)行靜噪，則可將DATAV引腳直接硬連接到靜噪輸入。

4. I2C接口

ADN2855支持2線、I2C兼容的串行總線，可驅(qū)動多個外設(shè)。它有四個可能的7位從地址，用于讀寫操作。通過I2C接口，主設(shè)備可以與ADN2855進(jìn)行數(shù)據(jù)傳輸，包括寫入控制寄存器和讀取狀態(tài)信息。

5. 參考時鐘

參考時鐘對于ADN2855的突發(fā)模式時鐘和數(shù)據(jù)恢復(fù)至關(guān)重要，必須與輸入突發(fā)數(shù)據(jù)頻率鎖定。參考時鐘可以是差分驅(qū)動或單端驅(qū)動，輸入緩沖器可接受峰 - 峰差分幅度大于100 mV的差分信號或標(biāo)準(zhǔn)單端低電壓TTL輸入。通過設(shè)置I2C控制寄存器CTRLA的第0位為1，可啟用鎖定參考時鐘模式，并通過向CTRLB[5]寫入1到0的轉(zhuǎn)換來啟動頻率采集。

6. 輸出模式

• 并行或串行輸出模式：輸出可以配置為4位并行輸出半字節(jié)模式或串行輸出模式。默認(rèn)情況下，接收數(shù)據(jù)被解串并以4位半字節(jié)形式輸出，通過設(shè)置CTRLC[5] = 1可反轉(zhuǎn)DATxP/DATxN總線順序；設(shè)置CTRLD[7] = 1則進(jìn)入串行輸出模式。
• 雙數(shù)據(jù)速率模式：默認(rèn)輸出模式為4位解串輸出和全速率輸出時鐘。在并行輸出模式下，設(shè)置(CTRLC[4]=1)可將時鐘輸出進(jìn)行二分頻，以支持上升和下降沿數(shù)據(jù)時鐘的FPGA；在串行輸出模式下，設(shè)置CTRLD[0] = 1可將串行時鐘輸出設(shè)置為全速率模式。
• RxCLK相位調(diào)整：ADN2855提供了調(diào)整輸出時鐘相對于并行輸出數(shù)據(jù)相位的選項，通過CTRLC[3:2]可選擇+2 UI、+0.5 UI和 - 1.5 UI三種額外的相位調(diào)整選項。

  7. 禁用輸出緩沖器

  為了節(jié)省功耗，可通過設(shè)置(CTRLD[5]=1)禁用時鐘輸出緩沖器，設(shè)置(CTRLD[6]=1)禁用數(shù)據(jù)輸出緩沖器。

四、應(yīng)用信息

1. PCB設(shè)計指南

• 電源和接地：建議使用一個低阻抗接地平面，VEE引腳應(yīng)直接焊接到接地平面以減少串聯(lián)電感。在3.3 V電源進(jìn)入PCB的位置，建議使用10 μF電解電容進(jìn)行濾波，并在IC電源VCC和VEE之間靠近ADN2855 VCC引腳處放置0.1 μF和1 nF陶瓷芯片電容。
• 傳輸線：所有高頻輸入和輸出信號都應(yīng)使用50 Ω傳輸線，以最小化反射。PIN/NIN輸入跡線和CLKOUTP/CLKOUTN、DATxP/DATxN輸出跡線應(yīng)進(jìn)行長度匹配，以避免差分跡線之間的偏移。所有高速LVDS輸出都需要在被驅(qū)動設(shè)備的差分輸入處進(jìn)行100 Ω差分端接。
• 焊接指南：32引腳LFCSP的焊盤應(yīng)為矩形，PCB焊盤應(yīng)比封裝焊盤長0.1 mm、寬0.05 mm，并確保焊盤居中。芯片底部的中央暴露焊盤應(yīng)至少與PCB上的焊盤一樣大，并使用塞孔連接到VEE（GND），以防止回流焊時焊料泄漏。

  2. 外形尺寸與訂購信息

  ADN2855采用5 mm × 5 mm、32引腳的LFCSP封裝，提供了特定的外形尺寸規(guī)格。訂購時，可根據(jù)溫度范圍和封裝選項選擇不同的型號，如ADN2855ACPZ和ADN2855ACPZ - R7適用于 - 40°C至 + 85°C溫度范圍，ADN2855 - EVALZ為評估板。

ADN2855憑借其豐富的功能和出色的性能，為GPON/BPON/GEPON OLT接收器應(yīng)用提供了可靠的解決方案。在實際設(shè)計中，工程師需要根據(jù)具體需求合理配置設(shè)備參數(shù)，并遵循PCB設(shè)計指南，以確保系統(tǒng)的穩(wěn)定運(yùn)行。你在使用ADN2855或其他類似IC時，遇到過哪些挑戰(zhàn)呢？歡迎在評論區(qū)分享你的經(jīng)驗。