16位、1.2 MSPS CMOS Sigma-Delta ADC AD7723的技術(shù)解析與應用指南

一、引言

在當今的電子設計領(lǐng)域，模數(shù)轉(zhuǎn)換器（ADC）扮演著至關(guān)重要的角色，它是模擬世界與數(shù)字世界之間的橋梁。AD7723作為一款16位、1.2 MSPS的CMOS Sigma-Delta ADC，憑借其出色的性能和豐富的功能，在眾多應用場景中得到了廣泛的應用。本文將深入解析AD7723的特點、工作原理、性能指標以及應用注意事項，為電子工程師在實際設計中提供有價值的參考。

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二、AD7723的特點

2.1 高精度與高速度

AD7723具備16位的分辨率，能夠提供高精度的模數(shù)轉(zhuǎn)換。其輸出字速率高達1.2 MSPS，可滿足高速數(shù)據(jù)采集的需求。同時，32×/16×的過采樣比結(jié)合低通和帶通數(shù)字濾波器，有效降低了噪聲，提高了信號質(zhì)量。

2.2 靈活的接口與功能

該芯片提供了靈活的并行或串行接口，方便與各種數(shù)字信號處理器（DSP）連接。還具備線性相位特性、片上2.5 V電壓參考、待機模式等功能，可根據(jù)不同的應用場景進行靈活配置。

2.3 寬輸入范圍與低功耗

支持單極性和雙極性輸入范圍，適應不同的信號類型。在待機模式下，功耗可降低至200 μW，具有良好的節(jié)能特性。

三、工作原理

3.1 Sigma-Delta轉(zhuǎn)換技術(shù)

AD7723采用Sigma-Delta轉(zhuǎn)換技術(shù)，通過調(diào)制器對輸入波形進行采樣，并以輸入時鐘頻率輸出等效的數(shù)字字。高過采樣率將量化噪聲從0擴展到fCLKIN/2，減少了感興趣頻段內(nèi)的噪聲能量。同時，高階調(diào)制器對噪聲頻譜進行整形，使大部分噪聲能量移出感興趣頻段。

3.2 數(shù)字濾波

緊跟調(diào)制器的數(shù)字濾波器用于去除帶外量化噪聲，并根據(jù)MODE1/MODE2引腳（并行接口模式）或SLDR引腳（串行接口模式）的狀態(tài)，將數(shù)據(jù)速率從濾波器輸入的fCLKIN降低到輸出的fCLKIN/32或fCLKIN/16。數(shù)字濾波具有諸多優(yōu)勢，如能去除轉(zhuǎn)換過程中注入的噪聲，實現(xiàn)低通帶紋波和陡峭的滾降，同時保持線性相位響應。

四、性能指標

4.1 動態(tài)指標

在不同的參考電壓和工作模式下，AD7723具有良好的信噪比（SNR）、總諧波失真（THD）和無雜散動態(tài)范圍（SFDR）。例如，在全功率、2.5 V參考電壓的雙極性模式下，SNR可達90 dB，THD低至 -96 dB。

4.2 數(shù)字濾波器響應

低通和帶通數(shù)字濾波器具有不同的頻率響應特性。在低通模式下，當抽取率為32時，0 kHz至fCLKIN/83.5的頻率響應變化在±0.001 dB以內(nèi)；當抽取率為16時，0 kHz至fCLKIN/41.75的頻率響應變化同樣在±0.001 dB以內(nèi)。

4.3 靜態(tài)性能

分辨率為16位，具有良好的差分非線性（DNL）和積分非線性（INL）特性。DNL保證單調(diào)，誤差在±0.5至±1 LSB之間；INL誤差在±2 LSB以內(nèi)。同時，具備較高的共模抑制比（CMRR），可達80 dB。

五、應用要點

5.1 模擬輸入范圍與信號處理

AD7723具有差分輸入，可提供共模噪聲抑制。單極性模式下，模擬輸入范圍為0至8/5 × VREF2；雙極性模式下，輸入范圍為±4/5 × VREF2。在實際應用中，需注意大的帶外信號可能會使調(diào)制器輸入過載，可使用單極點RC抗混疊濾波器來避免。

5.2 驅(qū)動模擬輸入

為了實現(xiàn)AD7723的最佳性能，通常需要至少一個運算放大器來驅(qū)動模擬輸入。選擇運算放大器時，要考慮其恢復能力、失真特性和輸入噪聲等因素。在驅(qū)動源和ADC輸入之間放置RC濾波器，可減少運算放大器輸出的瞬態(tài)，降低采樣圖像處的輸入電路噪聲，提高整體SNR。

5.3 參考電壓應用

AD7723內(nèi)部包含一個2.5 V的帶隙參考和參考緩沖電路。使用內(nèi)部參考時，需在REF1和AGND之間連接一個1 μF的電容來解耦帶隙噪聲。若需要外部參考，可將REF1引腳接地，將外部參考電壓直接應用于REF2引腳，參考電壓范圍為1.2 V至3.15 V。

5.4 時鐘生成

AD7723可使用晶體或外部時鐘信號生成主時鐘。使用晶體時，需參考制造商的建議選擇負載電容，并將XTAL_OFF引腳置低以啟用振蕩器電路。使用外部時鐘時，應使用低相位噪聲的時鐘源，并將XTAL_OFF引腳置高以禁用內(nèi)部振蕩器電路。

5.5 系統(tǒng)同步

SYNC輸入可用于并行或串行模式下的同步功能，允許用戶從已知時間點開始采集模擬輸入樣本，使多個AD7723在同一主時鐘下同步更新輸出寄存器。

5.6 數(shù)據(jù)接口

AD7723提供串行和并行兩種數(shù)據(jù)接口選項。并行模式下，可方便地配置多個AD7723共享公共數(shù)據(jù)總線；串行模式適用于需要最小化與主機處理器連接的數(shù)據(jù)接口線數(shù)量的場景。

六、接口模式

6.1 并行接口

在使用AD7723的并行接口時，應在轉(zhuǎn)換器附近放置緩沖/鎖存器，以隔離轉(zhuǎn)換器數(shù)據(jù)線與數(shù)據(jù)總線上的噪聲。通過將(overline{CS})和(overline{RD})永久置低，數(shù)據(jù)輸出位始終處于活動狀態(tài)。當(DRDY)高電平持續(xù)兩個時鐘周期時，可利用(DRDY)的上升沿鎖存轉(zhuǎn)換數(shù)據(jù)。

6.2 串行接口

串行接口可工作在三種模式下，具體取決于應用需求。通過設置控制輸入，可選擇不同的抽取率、數(shù)字濾波器模式和串行時鐘頻率。FSI輸入可用于將AD7723的轉(zhuǎn)換過程與外部源同步。在串行模式1中，SFMT可用于選擇串行數(shù)據(jù)傳輸?shù)母袷健?/p>

6.3 兩通道復用操作

通過DOE和TSI兩個額外的串行接口控制引腳，兩個AD7723的串行數(shù)據(jù)輸出可輕松共享一條串行數(shù)據(jù)線。通過合理設置TSI和DOE的邏輯電平，可實現(xiàn)兩個ADC在一個SDO引腳交替?zhèn)鬏?6位輸出數(shù)據(jù)。

6.4 與DSP的接口

AD7723在串行模式下可直接與多種行業(yè)標準的數(shù)字信號處理器（DSP）接口，如ADSP-21xx、SHARC、DSP56002和TMS320C5x等。在與不同的DSP接口時，需要根據(jù)DSP的特點和要求進行相應的配置。

七、接地與布局

7.1 電源與接地

AD7723的模擬和數(shù)字電源獨立且分別引腳輸出，以最小化芯片內(nèi)模擬和數(shù)字部分之間的耦合。AGND和DGND引腳應直接焊接到接地平面，以減少串聯(lián)電感。所有電源引腳和參考引腳通過解耦電容到相關(guān)接地的交流路徑應盡可能短。

7.2 布局注意事項

為了實現(xiàn)最佳的解耦效果，應將表面貼裝電容盡可能靠近芯片。所有接地平面不應重疊，以避免電容耦合。數(shù)字和模擬接地平面應通過低電感路徑在一處連接。此外，應避免數(shù)字線在芯片下方布線，模擬接地平面應在AD7723下方延伸以屏蔽噪聲。

八、結(jié)論

AD7723作為一款高性能的16位Sigma-Delta ADC，具有高精度、高速度、靈活的接口和低功耗等優(yōu)點。在實際應用中，電子工程師需要根據(jù)具體的需求和場景，合理選擇和配置AD7723的各項參數(shù)，同時注意模擬輸入、參考電壓、時鐘生成、系統(tǒng)同步、數(shù)據(jù)接口以及接地與布局等方面的問題，以充分發(fā)揮其性能優(yōu)勢，實現(xiàn)高質(zhì)量的模數(shù)轉(zhuǎn)換。你在實際設計中是否遇到過類似ADC的應用挑戰(zhàn)呢？歡迎在評論區(qū)分享你的經(jīng)驗和見解。