文章來(lái)源：半導(dǎo)體與物理

原文作者：jjfly686

本文主要講述外延應(yīng)力如何提升芯片性能。

在追求更高性能的征途中，工程師們發(fā)現(xiàn)了一個(gè)免費(fèi)午餐——應(yīng)變硅技術(shù)。通過(guò)在特定區(qū)域引入晶格應(yīng)力，可以顯著提升載流子的遷移率，從而在不縮小尺寸的情況下提高晶體管的驅(qū)動(dòng)電流。其中，選擇性外延生長(zhǎng)是施加應(yīng)力的核心手段。那么，應(yīng)力是如何從外延層“傳遞”到有源區(qū)(AA)，又是如何改變晶體管電性的呢?

應(yīng)力從何而來(lái)：外延層的“原子尺碼不匹配”

應(yīng)力的源頭，在于兩種材料原子尺寸的差異。以PMOS晶體管為例，在源漏區(qū)選擇性外延生長(zhǎng)鍺硅(SiGe)。鍺原子的共價(jià)半徑比硅大約4.2%，當(dāng)SiGe外延層生長(zhǎng)在單晶硅襯底上時(shí)，鍺原子“擠”不進(jìn)硅的晶格位置，導(dǎo)致外延層的晶格常數(shù)比下方的硅更大。但由于外延層與硅襯底是共格生長(zhǎng)(原子一一對(duì)應(yīng))，大晶格的SiGe被迫“拉伸”還是小晶格的硅被迫“壓縮”?實(shí)際上，是兩者相互妥協(xié)：SiGe層受到壓應(yīng)力(被壓縮)，而硅溝道區(qū)則受到張應(yīng)力?等等，這里需要澄清。

對(duì)于PMOS，我們希望在溝道中引入壓應(yīng)力，以提高空穴遷移率。典型做法是在源漏區(qū)外延SiGe，由于SiGe的晶格常數(shù)大于硅，外延層會(huì)試圖“膨脹”，但被下面的硅襯底“拉住”，導(dǎo)致SiGe層自身承受壓應(yīng)力。同時(shí)，這種壓應(yīng)力會(huì)通過(guò)源漏區(qū)傳遞到溝道，使溝道硅晶格在電流方向上被壓縮，即溝道承受單軸壓應(yīng)力。對(duì)于NMOS，則希望引入張應(yīng)力，常用方法是源漏外延碳化硅(SiC)，碳原子比硅小，外延層晶格常數(shù)小，對(duì)溝道產(chǎn)生拉伸作用，形成張應(yīng)力。

應(yīng)力如何“傳遞”到有源區(qū)：力學(xué)路徑

應(yīng)力從源漏外延層傳遞到溝道，依賴于結(jié)構(gòu)的連續(xù)性。在FinFET或平面晶體管中，源漏區(qū)與溝道區(qū)是同一塊單晶硅，通過(guò)外延生長(zhǎng)在源漏區(qū)上方加厚一層SiGe或SiC后，外延層與下方硅形成牢固的共格界面。由于整個(gè)源漏-溝道-源漏是連續(xù)的晶體，外延層中的應(yīng)變會(huì)通過(guò)原子鍵的彈性形變傳遞到溝道區(qū)域。

具體來(lái)說(shuō)，SiGe外延層試圖恢復(fù)其自然晶格常數(shù)，但被周圍的硅約束。這種“掙扎”產(chǎn)生的應(yīng)力通過(guò)源漏區(qū)側(cè)壁作用于溝道兩端，類似于從兩端向中間擠壓，使溝道硅的原子間距在電流方向上縮短，形成壓應(yīng)力。模擬顯示，這種壓應(yīng)力可以高達(dá)數(shù)百兆帕到吉帕級(jí)別。

應(yīng)力如何改變電性：能帶結(jié)構(gòu)與載流子遷移率

應(yīng)力的核心影響在于改變硅的能帶結(jié)構(gòu)，從而影響載流子的有效質(zhì)量和散射幾率。

對(duì)空穴(PMOS)的影響：硅的價(jià)帶由重空穴帶和輕空穴帶組成，重空穴有效質(zhì)量大，遷移率低。當(dāng)施加單軸壓應(yīng)力時(shí)，能帶發(fā)生分裂和扭曲，重空穴帶與輕空穴帶的能量間距增大，空穴更多分布在有效質(zhì)量更小的輕空穴帶，同時(shí)帶間散射減少。因此，空穴遷移率顯著提升。實(shí)驗(yàn)表明，約1GPa的壓應(yīng)力可使空穴遷移率提高50%以上。遷移率提高直接導(dǎo)致飽和電流(Idsat)同比增加，因?yàn)镮dsat ∝ 遷移率 × 柵電容 × (Vgs-Vth)^2。

對(duì)電子(NMOS)的影響：張應(yīng)力使硅的導(dǎo)帶發(fā)生能谷分裂。硅的導(dǎo)帶有六個(gè)等價(jià)能谷，張應(yīng)力使垂直于應(yīng)力方向的四個(gè)能谷能量升高，平行于應(yīng)力方向的兩個(gè)能谷能量降低，電子優(yōu)先占據(jù)有效質(zhì)量較小的能谷，從而提升電子遷移率。張應(yīng)力還可降低電子的谷間散射，進(jìn)一步增加遷移率。

對(duì)閾值電壓(Vth)的影響：應(yīng)力也會(huì)輕微改變Vth，但機(jī)制更復(fù)雜。應(yīng)力通過(guò)壓電效應(yīng)改變硅的禁帶寬度，進(jìn)而影響本征載流子濃度和表面勢(shì)。通常，壓應(yīng)力會(huì)使PMOS的Vth絕對(duì)值略微降低(更易開(kāi)啟)，而張應(yīng)力對(duì)NMOS的Vth影響較小。總體而言，Vth的偏移通常可通過(guò)溝道摻雜微調(diào)來(lái)補(bǔ)償，而遷移率提升帶來(lái)的Idsat增益是主要受益。

工程實(shí)現(xiàn)與收益

在先進(jìn)工藝中，通過(guò)選擇性外延在PMOS源漏區(qū)生長(zhǎng)SiGe(鍺濃度通常20%-40%)，在NMOS源漏區(qū)生長(zhǎng)Si:C(碳濃度1%-2%)，再結(jié)合后續(xù)退火激活，可穩(wěn)定地將應(yīng)力鎖定在溝道中。這種應(yīng)變硅技術(shù)與柵極結(jié)構(gòu)(如FinFET、GAA)兼容，已成為從90納米到3納米節(jié)點(diǎn)的標(biāo)準(zhǔn)工藝。

實(shí)際數(shù)據(jù)顯示，合理優(yōu)化的應(yīng)變工程可使PMOS的Idsat提升30%-50%，NMOS提升10%-20%，而幾乎不增加漏電。這種“免費(fèi)”的性能提升，是摩爾定律得以延續(xù)的重要推手之一。

結(jié)語(yǔ)

外延應(yīng)力技術(shù)通過(guò)原子尺度的“尺碼不匹配”，將應(yīng)力精準(zhǔn)地施加到晶體管最核心的溝道區(qū)域，重塑硅的能帶結(jié)構(gòu)，為載流子“提速”。它不改變晶體管的基本開(kāi)關(guān)原理，卻讓同樣的物理尺寸跑出更快的速度。這就像給短跑運(yùn)動(dòng)員穿上了專業(yè)釘鞋——鞋釘與跑道之間的微觀咬合，釋放出更大的爆發(fā)力。在芯片性能的競(jìng)賽中，這種原子級(jí)的“巧勁”，與光刻微縮同等重要。