在半導(dǎo)體行業(yè)的黃金年代，工藝縮放曾是行業(yè)的萬(wàn)能鑰匙——晶體管尺寸縮小，性能、功耗、面積的增益便會(huì)隨之而來。但當(dāng)CMOS技術(shù)邁入深納米節(jié)點(diǎn)，這一“免費(fèi)”的紅利逐漸消失。

如今，設(shè)計(jì)-工藝協(xié)同優(yōu)化（DTCO）成為技術(shù)演進(jìn)的核心抓手，而一個(gè)曾被忽略的關(guān)鍵因素正站上舞臺(tái)中央——應(yīng)力相關(guān)局部版圖效應(yīng)（LLE）。

一項(xiàng)基于商用7nm FinFET工藝的博士研究展開，該研究結(jié)合實(shí)驗(yàn)與建模方法，通過包含超 30,000 個(gè)器件的高密度測(cè)試芯片、專用實(shí)驗(yàn)設(shè)計(jì)（DOE）分離版圖效應(yīng)，并采用經(jīng)硅片測(cè)試校準(zhǔn)的 3D TCAD 流程。研究發(fā)現(xiàn)，在 p 型器件中，部分版圖相關(guān)的應(yīng)力擾動(dòng)可導(dǎo)致性能變化超過 10%，充分體現(xiàn)局部幾何結(jié)構(gòu)對(duì)先進(jìn)節(jié)點(diǎn)晶體管行為的顯著影響。

本文將闡述應(yīng)力相關(guān) LLE 為何至關(guān)重要、其與 “黃金縮放時(shí)代終結(jié)” 的關(guān)聯(lián)，以及它如何成為器件物理、緊湊建模、DTCO 與良率導(dǎo)向設(shè)計(jì)的交叉核心。后續(xù)文章將深入講解測(cè)試方法、建?？蚣?、硅片測(cè)試結(jié)果，及其對(duì)未來 FinFET 與環(huán)繞柵極（GAA）技術(shù)的意義。

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從平面到GAA：器件架構(gòu)升級(jí)，為何讓LLE愈發(fā)關(guān)鍵？

回顧C(jī)MOS的架構(gòu)演進(jìn)之路，每一次升級(jí)都在解決舊問題，同時(shí)帶來新挑戰(zhàn)：

平面MOSFET：柵極單面控制溝道，柵長(zhǎng)縮短時(shí)短溝道效應(yīng)凸顯，控制能力下降；

FinFET：三維鰭片結(jié)構(gòu)實(shí)現(xiàn)柵極三面控制，靜電控制能力大幅提升，延長(zhǎng)了工藝縮放周期；

GAA（環(huán)繞柵極）：柵極完全包裹堆疊納米片，達(dá)成最優(yōu)靜電控制，進(jìn)一步抑制亞閾值漏電。

架構(gòu)升級(jí)的背后，是器件機(jī)械環(huán)境的持續(xù)復(fù)雜化。以FinFET為例，鰭片幾何、柵疊層、隔離結(jié)構(gòu)、源/漏應(yīng)力源與局部圖形密度，共同構(gòu)成了復(fù)雜的三維應(yīng)力分布。提升靜電控制的架構(gòu)轉(zhuǎn)變，讓應(yīng)力相關(guān)版圖效應(yīng)在結(jié)構(gòu)上變得至關(guān)重要。

進(jìn)入GAA時(shí)代，晶體管的三維化程度更高，版圖與器件的耦合更緊密，LLE的影響力只會(huì)進(jìn)一步放大。

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黃金縮放時(shí)代落幕：應(yīng)力，從“增效工具”到“偏差源頭”

長(zhǎng)期以來，機(jī)械應(yīng)力都是半導(dǎo)體工藝的“性能增效神器”。

在應(yīng)變工程中，硅在彈性形變范圍內(nèi)，能帶結(jié)構(gòu)會(huì)發(fā)生可逆改變，進(jìn)而影響載流子遷移率——這一特性被廣泛用于提升器件性能。比如在 p 型 FinFET 中，通過選擇性 SiGe 外延生長(zhǎng)，可在溝道產(chǎn)生溝道縱向壓應(yīng)力，直接讓空穴遷移率顯著提升，性能增益超10%。

早期的全局應(yīng)變技術(shù)，在平面工藝中效果顯著。但隨著器件進(jìn)入三維時(shí)代，行業(yè)轉(zhuǎn)向嵌入式外延源/漏、接觸刻蝕停止層（CESL）、應(yīng)力記憶技術(shù)（SMT）等局域化應(yīng)力方案。

而當(dāng)應(yīng)力成為性能優(yōu)化的核心手段，一個(gè)新問題隨之出現(xiàn)：局部版圖會(huì)非預(yù)期地改變應(yīng)力場(chǎng)。即便晶體管的標(biāo)稱尺寸完全一致，相鄰有源區(qū)、隔離結(jié)構(gòu)、柵極終端等版圖細(xì)節(jié)，都會(huì)擾動(dòng)溝道應(yīng)力分布，引發(fā)系統(tǒng)性電學(xué)偏差——這就是局部版圖效應(yīng)（LLE）。

更關(guān)鍵的是，p型器件對(duì)應(yīng)力誘導(dǎo)的遷移率變化，敏感度遠(yuǎn)高于n型器件，這也讓p型器件的LLE管控成為技術(shù)攻關(guān)的重點(diǎn)。

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DTCO與LLE的“雙刃劍”：協(xié)同優(yōu)化，為何離不開版圖感知能力？

當(dāng)單純的節(jié)距縮放無法滿足密度提升需求，DTCO（設(shè)計(jì)-工藝協(xié)同優(yōu)化） 成為破局關(guān)鍵。

以英特爾從Intel 7到Intel 4的工藝演進(jìn)為例，密度增益并非僅依賴尺寸縮小，而是通過降低標(biāo)準(zhǔn)單元高度、鰭片精簡(jiǎn)、緊湊擴(kuò)散隔離等DTCO手段，實(shí)現(xiàn)幾何尺寸與架構(gòu)設(shè)計(jì)的雙重突破。

但DTCO的激進(jìn)推進(jìn)，卻與LLE敏感性形成了“雙刃劍”效應(yīng)：為了壓縮面積，擴(kuò)散隔斷、柵極切割等結(jié)構(gòu)被不斷靠近有源溝道，其機(jī)械與電學(xué)影響被持續(xù)放大。曾經(jīng)距離較遠(yuǎn)、影響微弱的版圖細(xì)節(jié)，如今都成為了影響器件性能的關(guān)鍵變量。

這意味著，應(yīng)力感知型DTCO與LLE感知型緊湊建模，已不再是可選優(yōu)化，而是先進(jìn)節(jié)點(diǎn)研發(fā)的必要前提。若忽視局部幾何對(duì)應(yīng)力的調(diào)制作用，必然導(dǎo)致非預(yù)期偏差、匹配性劣化，甚至壓縮設(shè)計(jì)裕度。

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從“經(jīng)驗(yàn)調(diào)試”到“預(yù)測(cè)建?！保篖LE管控，必須邁過的技術(shù)門檻

當(dāng)LLE的影響足以左右電路時(shí)序與功耗，“靠經(jīng)驗(yàn)調(diào)試”的時(shí)代便一去不返。構(gòu)建SPICE兼容的緊湊模型與偏差感知型設(shè)計(jì)流程，成為行業(yè)的必然選擇。

一個(gè)精準(zhǔn)的應(yīng)力相關(guān)LLE預(yù)測(cè)框架，需要經(jīng)過四個(gè)核心步驟：

1

通過工藝感知型機(jī)械仿真，提取局部應(yīng)力場(chǎng)，解析應(yīng)力張量；

2

基于壓阻遷移率模型，將應(yīng)力信息轉(zhuǎn)化為電學(xué)影響，兼顧晶向、電流方向與器件架構(gòu)；

3

把物理敏感性抽象為版圖感知型緊湊模型參數(shù)，賦能電路級(jí)設(shè)計(jì)；

4

通過高密度測(cè)試芯片與硅片驗(yàn)證，精準(zhǔn)分離單一LLE的影響權(quán)重。

前述7nm FinFET工藝研究，正是基于這一框架展開。通過超30,000個(gè)器件的測(cè)試芯片、專用實(shí)驗(yàn)設(shè)計(jì)（DOE）與經(jīng)校準(zhǔn)的3D TCAD流程，實(shí)現(xiàn)了LLE從“現(xiàn)象觀測(cè)”到“模型預(yù)測(cè)”的跨越。

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核心結(jié)論：版圖即器件物理，深納米時(shí)代的底層邏輯變革

這項(xiàng)研究的核心觀點(diǎn)，一言以蔽之：在先進(jìn)FinFET工藝中，版圖不再僅是器件的掩膜級(jí)描述，而是器件物理的一部分。

這不僅是對(duì)LLE價(jià)值的重新定義，更是黃金縮放時(shí)代落幕之后，半導(dǎo)體工程思維的一次底層變革——性能提升不再依賴“單純縮小尺寸”，而是要精準(zhǔn)理解并控制那些曾被忽略的版圖與器件的交互作用。

從FinFET到GAA，從工藝縮放到DTCO協(xié)同，應(yīng)力相關(guān)LLE的重要性只會(huì)與日俱增。唯有將LLE納入設(shè)計(jì)、工藝、建模的全流程管控，才能在深納米時(shí)代，持續(xù)實(shí)現(xiàn)功耗、性能、面積（PPA）的最優(yōu)解。

未來，隨著更多先進(jìn)節(jié)點(diǎn)技術(shù)的落地，LLE的表征與建模將成為半導(dǎo)體企業(yè)的核心競(jìng)爭(zhēng)力之一。而這場(chǎng)關(guān)于“版圖與器件”的深度耦合探索，才剛剛拉開序幕。