為了適應(yīng)AI市場的需求，新一代HBM4存儲預計將發(fā)生多項重大變革，其中最為關(guān)鍵的便是內(nèi)存堆棧鏈接接口標準將由原有的1024比特擴充至2048比特。這意味著HBM4內(nèi)存堆棧鏈接將需要更為先進的封裝技術(shù)來容納超寬的接口。

在近期舉行的2024年歐洲技術(shù)研討會上，臺積電透露了即將用于HBM4制造的基礎(chǔ)芯片的部分新信息。據(jù)悉，未來HBM4將采用邏輯制程生產(chǎn)，而臺積電計劃利用其N12和N5制程的改良版來完成這一任務(wù)。相比之下，存儲供應(yīng)商目前尚無經(jīng)濟有效地生產(chǎn)此類先進基礎(chǔ)芯片的能力，因此這一進展有望讓臺積電在HBM4制造領(lǐng)域占據(jù)優(yōu)勢。

據(jù)報道，臺積電計劃在首批HBM4生產(chǎn)中采用N12FFC+和N5兩種制程技術(shù)。臺積電設(shè)計與技術(shù)平臺高級總監(jiān)表示，正與主要HBM存儲合作伙伴（如美光、三星、SK海力士）共同努力，實現(xiàn)在先進節(jié)點上對HBM4的全堆棧集成。其中，N12FFC+制程生產(chǎn)的基礎(chǔ)芯片具備成本效益，而N5制程技術(shù)生產(chǎn)的基礎(chǔ)芯片則能滿足HBM4的性能需求，同時提供更優(yōu)的功耗表現(xiàn)。

此外，臺積電還在研究如何通過CoWoS-L和CoWoS-R先進封裝優(yōu)化HBM4，以實現(xiàn)超過2000個互連的接口，從而提高信號完整性。臺積電認為，N12FFC+制程非常適用于實現(xiàn)HBM4性能，使存儲供應(yīng)商能夠構(gòu)建出12層堆棧（48GB）和16層堆棧（64GB），每個堆棧帶寬均超過2TB/s。同時，臺積電還在探索通過CoWoS-L或CoWoS-R先進封裝技術(shù)構(gòu)建系統(tǒng)級封裝（SiP），該技術(shù)可提供高達8倍標線尺寸的中介層，足以容納多達12個HBM4內(nèi)存堆棧。據(jù)臺積電數(shù)據(jù)顯示，HBM4目前已能在14mA電流下達到6GT/s的數(shù)據(jù)傳輸速率。

至于N5制程，存儲制造商同樣可以選擇采用臺積電的N5制程來生產(chǎn)HBM4基礎(chǔ)芯片。N5制程生產(chǎn)的基礎(chǔ)芯片封裝更多邏輯，功耗更低，性能更強。尤其值得注意的是，這種先進制程技術(shù)可實現(xiàn)極小互連間距，約6~9微米，這將使N5基礎(chǔ)芯片與直接鍵合結(jié)合使用，使HBM4得以在邏輯芯片頂部進行3D堆棧。直接鍵合可帶來更高的內(nèi)存性能，預計將極大提升AI及高性能計算（HPC）芯片所需的大容量帶寬。