半導體行業(yè)正以前所未有的速度發(fā)展，這主要受到人工智能（AI）、5G網絡、電動汽車（EV）、工業(yè)自動化、消費電子和醫(yī)療電子等領域對尖端電子產品需求的推動。為了保持領先地位，設計人員不斷挑戰(zhàn)芯片設計的極限，力求實現(xiàn)更小、更節(jié)能和更高性能的解決方案。在電動汽車、由AI驅動的數(shù)據(jù)中心、醫(yī)療設備和制造業(yè)等行業(yè)中，芯片性能的微小提升都可能轉化為顯著的競爭優(yōu)勢。

功耗、性能和面積

隨著技術的進步，對更緊湊、更強大的半導體解決方案的需求也與日俱增。 設計人員必須平衡幾個關鍵因素，包括性能、功耗和尺寸，統(tǒng)稱為 PPA（功耗、性能和面積）指標。 這一指標在選擇半導體元件和工藝技術以滿足不斷變化的市場需求方面起著關鍵作用。 作為一個純數(shù)字，PPA 指標（FoM）通常表示為：

此外，PPA 指標也可以用三角形圖（2D）或金字塔圖（3D）來表示。

圖1. PPA三角形作為工藝技術評估指標示意圖

低功耗、高性能（或最小分辨率，以 mV/LSB 表示）以及更小的硅片面積通常被用來衡量電路或工藝技術的競爭力。在電路設計過程中，這三個變量通常需要相互權衡，其中一個變量的改進往往會對另一個變量產生負面影響。 問題是，以 PPA 作為衡量標準，采用下一代工藝技術能在模擬電路中可以實現(xiàn)哪些整體改進？

Treo 平臺的技術飛躍：65 nm BCD 與 180 nm CMOS 的對比

為了應對這些挑戰(zhàn)， 安森美（onsemi）推出了 Treo 平臺，這是一款尖端的半導體技術平臺，旨在支持下一代模擬和混合信號產品。Treo 基于 BCD（Bipolar-CMOS-DMOS）技術構建，與現(xiàn)有的 BCD 平臺不同，Treo 提供了業(yè)界領先的 1V 至 90V 電壓范圍，實現(xiàn)了卓越的集成度、更低的功耗和領先行業(yè)的效率。與較早的 180nm CMOS 技術相比，通過利用 65nm 工藝技術，安森美顯著提升了半導體設計能力。

圖 2：Treo 平臺大幅縮小了尺寸

Treo 平臺的 65nm BCD 技術具有多項關鍵優(yōu)勢，包括：

能效提升： 柵極氧化層厚度的減少降低了電源電壓（2.5V 對 3.3V 或 5.0V），從而可節(jié)省高達 25% 或 50% 的功耗。 實際的功耗降低可能因電流消耗減少而有所不同，甚至可能超過這一數(shù)值。

縮小尺寸： 從 180 nm縮小到 65 nm工藝技術，可顯著減少低壓模擬電路的面積。

性能提升： 通過改進晶體管匹配和縮小幾何尺寸，基于 Treo 的解決方案在相同的功耗下實現(xiàn)了更高的精度和更大的帶寬。

無縫高壓集成： Treo 可將高壓元件嵌入芯片本身，從而無需外部電源模塊，簡化了設計復雜性。

案例研究： Treo 在運算放大器電路中的優(yōu)勢

為了展示Treo平臺的優(yōu)勢，安森美對采用180nm CMOS工藝設計的兩級米勒運算放大器與其移植到Treo 65nm BCD平臺的版本進行了直接對比。

為確保性能相當，移植過程中仔細處理了失調電壓、帶寬、相對輸入共模范圍等關鍵參數(shù)。流片后對兩種電路進行特性測試，最終驗證了移植至Treo工藝帶來的性能提升。

結果清楚地表明，在 Treo 平臺上開發(fā)的設計具有顯著優(yōu)勢：

功耗： 降低了 2.2 倍，這意味著新設計的功耗不到舊設計的一半。

芯片面積： 減少 43.1%，硅片使用率提高 2.32 倍。

整體 PPA 品質因數(shù) (FoM)： 基于 Treo 的設計性能是 180nm 版本的 5.1 倍。

圖 3：用于運算放大器比較的 PPA 三角形 (綠色為180nm，橙色為BCD65）

這些改進不僅提高了效率，還使設計人員能夠在更小的器件中集成更多的功能和性能，從而使下一代半導體產品更具競爭力和成本效益。

結語

半導體行業(yè)正處于一個關鍵轉折點，對更高效率、更小尺寸和更優(yōu)性能的需求不斷增長。安森美的Treo平臺憑借其先進的65nm BCD技術，代表了這一領域的重大飛躍，與傳統(tǒng)的模擬和混合信號解決方案相比具有顯著優(yōu)勢。

在強大供應鏈和尖端制造技術的支持下，Treo平臺將重新定義半導體行業(yè)的格局，提供高效節(jié)能且高性能的芯片，推動下一波技術創(chuàng)新。無論是在人工智能、汽車、醫(yī)療還是工業(yè)應用領域，Treo正在為一個更智能、更互聯(lián)的世界鋪平道路。

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