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Verilog HDL是一種硬件描述語言（HDL:Hardware Description Language），以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。

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verilog技術(shù)

數(shù)字設(shè)計筆試Verilog手撕代碼—累加器

實現(xiàn)累加器的加法器例化的個數(shù)。按照原文大佬的設(shè)計方法，因為數(shù)據(jù)連續(xù)且加法器的延遲周期是2，使用使用一個實現(xiàn)累加，會有一半的數(shù)據(jù)丟失。

2023-06-02 標(biāo)簽：寄存器 Verilog 加法器 4.6k 0

Verilog中循環(huán)語句簡介

在這篇文章中，我們討論了可以在verilog中使用的不同類型的循環(huán) - for循環(huán)，while循環(huán)，forever循環(huán)和repeat循環(huán)。

2023-04-15 標(biāo)簽：Verilog 時鐘代碼 4.6k 0

如何利用Verilog HDL在FPGA上實現(xiàn)SRAM的讀寫測試

本篇將詳細(xì)介紹如何利用Verilog HDL在FPGA上實現(xiàn)SRAM的讀寫測試。SRAM是一種非易失性存儲器，具有高速讀取和寫入的特點。在FPGA中實現(xiàn)...

2025-10-22 標(biāo)簽：FPGA 存儲器 sram 4.5k 0

FPGA入門篇：Verilog計數(shù)器

Verilog HDL是一種硬件描述語言，以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完...

2023-12-07 標(biāo)簽：fpga Verilog Verilog HDL 4.5k 0

一文詳解Verilog HDL

Verilog HDL（Hardware Description Language）是一種硬件描述語言，用于從算法級、門級到開關(guān)級的多種抽象設(shè)計層次的數(shù)...

2025-03-17 標(biāo)簽：FPGA 寄存器 Verilog 4.5k 0

Verilog到VHDL轉(zhuǎn)換的經(jīng)驗與技巧總結(jié)

Verilog與VHDL語法是互通且相互對應(yīng)的，如何查看二者對同一硬件結(jié)構(gòu)的描述，可以借助EDA工具，如Vivado，打開Vivado后它里面的語言模板...

2024-04-28 標(biāo)簽：RAM Verilog eda 4.5k 0

基于Corundum架構(gòu)的100G RDMA網(wǎng)卡設(shè)計

傳統(tǒng)TCP/IP技術(shù)處理數(shù)據(jù)包需通過操作系統(tǒng)和其他軟件層，導(dǎo)致數(shù)據(jù)在系統(tǒng)內(nèi)存、處理器緩存和網(wǎng)絡(luò)控制器緩存間頻繁復(fù)制，增加了服務(wù)器CPU和內(nèi)存的負(fù)擔(dān)，特別...

2023-10-24 標(biāo)簽：內(nèi)存網(wǎng)卡 Verilog 4.5k 0

SystemVerilog中的操作方法

SystemVerilog提供了幾個內(nèi)置方法來支持?jǐn)?shù)組搜索、排序等功能。

2022-10-31 標(biāo)簽：Verilog System 數(shù)組 4.5k 0

基于FPGA的分頻器設(shè)計

板載晶振提供的時鐘信號頻率是固定的，不一定滿足需求，因此需要對基準(zhǔn)時鐘進行分頻。要得到更慢的時鐘頻率可以分頻，要得到更快的時鐘頻率可以倍頻。我們...

2023-06-23 標(biāo)簽：fpga 晶振分頻器 4.5k 0

SystemVerilog中的Semaphores

SystemVerilog中Semaphore（旗語）是一個多個進程之間同步的機制之一，這里需要同步的原因是這多個進程共享某些資源。

2022-12-12 標(biāo)簽：cpu Verilog System 4.5k 0

FPGA的創(chuàng)新用verilog代碼仿真出一顆顆小心心

《迢迢牽牛星》（南北朝）蕭統(tǒng) 迢迢牽牛星，皎皎河漢女。纖纖擢素手，札札弄機杼。終日不成章，泣涕零如雨。河漢清且淺，相去復(fù)幾許？盈盈一水間，脈脈...

2020-09-01 標(biāo)簽：fpga Verilog 4.4k 0

【ZYNQ Ultrascale+ MPSOC FPGA教程】第三章Verilog基礎(chǔ)模塊介紹

Wire 類型變量，也叫網(wǎng)絡(luò)類型變量，用于結(jié)構(gòu)實體之間的物理連接，如門與門之間，不能儲存值，用連續(xù)賦值語句assign賦值，定義為wire [n-1:0...

2021-01-21 標(biāo)簽：fpga Verilog Zynq 4.4k 0

FPGA工程的Verilog HDL初學(xué)者設(shè)計要點

要養(yǎng)成良好的Verilog代碼風(fēng)格，要先有硬件電路框圖之后再寫代碼的習(xí)慣，設(shè)計出良好的時序，這樣才能在FPGA開發(fā)或者ASIC設(shè)計中起到事半功倍的效果，...

2020-11-19 標(biāo)簽：fpga asic Verilog 4.4k 0

Verilog中的賦值語句的區(qū)別

連續(xù)賦值語句總是處于激活狀態(tài)。只要任意一個操作數(shù)發(fā)生變化，表達(dá)式就會被立即重新計算，并且將結(jié)果賦給等號左邊的線網(wǎng)。

2020-11-26 標(biāo)簽：存儲器 Verilog 4.4k 0

找verilog bug的利器—notepad++介紹

相信大家寫verilog代碼的時候，都會用到notepad++，大家也知道notepad++可以和vivado關(guān)聯(lián)使用，這樣寫起工程代碼的時候，調(diào)試很方便。

2023-12-21 標(biāo)簽：Verilog Vivado 4.4k 0

門延遲類型介紹

前兩節(jié)中所介紹的門級電路都是沒有延遲的，實際門級電路都是有延遲的。

2023-03-30 標(biāo)簽：仿真信號 Verilog 4.4k 0

不同verilog代碼的RTL視圖

剛開始玩CPLD/FPGA開發(fā)板的時候使用的一塊基于EPM240T100的板子，alter的這塊芯片雖說功耗小體積小，但是資源還是很小的，你寫點稍微復(fù)雜...

2018-09-15 標(biāo)簽：verilog rtl 4.4k 0

SystemVerilog中的類構(gòu)造函數(shù)new

在systemverilog中，如果一個類沒有顯式地聲明構(gòu)造函數(shù)(new())，那么編譯仿真工具會自動提供一個隱式的new()函數(shù)。這個new函數(shù)會默認(rèn)...

2022-11-16 標(biāo)簽：Verilog System 函數(shù) 4.4k 0

Xilinx RapidIO核例子工程源碼分析

srio_quick_start模塊在頂層srio_example_top.v中例化，它與IP核的維護端口相連用來產(chǎn)成維護事務(wù)，維護事務(wù)在mainten...

2023-03-03 標(biāo)簽：fpga 模塊 Xilinx 4.4k 0

fpga用什么語言編程

FPGA（現(xiàn)場可編程門陣列）的編程主要使用硬件描述語言（HDL），其中最常用的是Verilog HDL和VHDL。

2024-03-14 標(biāo)簽：FPGA 集成電路 Verilog 4.3k 0

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Proteus軟件是英國Lab Center Electronics公司出版的EDA工具軟件（該軟件中國總代理為廣州風(fēng)標(biāo)電子技術(shù)有限公司）。它不僅具有其它EDA工具軟件的仿真功能，還能仿真單片機及外圍器件。
靜電防護

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為防止靜電積累所引起的人身電擊、火災(zāi)和爆炸、電子器件失效和損壞，以及對生產(chǎn)的不良影響而采取的防范措施。其防范原則主要是抑制靜電的產(chǎn)生，加速靜電泄漏，進行靜電中和等。
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Quartus II 是Altera公司推出的綜合性CPLD/FPGA開發(fā)軟件，軟件支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware 支持Description Language）等多種設(shè)計輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計輸入到硬件配置的完整PLD設(shè)計流程。
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特性阻抗又稱特征阻抗，它不是直流電阻，屬于長線傳輸中的概念。特性阻抗是射頻傳輸線影響無線電波電壓、電流的幅值和相位變化的固有特性，等于各處的電壓與電流的比值，用V/I表示。在射頻電路中，電阻、電容、電感都會阻礙交變電流的流動，合稱阻抗。電阻是吸收電磁能量的，理想電容和電感不消耗電磁能量。
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　　AD轉(zhuǎn)換采樣頻率指完成一次從模擬轉(zhuǎn)換到數(shù)字的AD轉(zhuǎn)換所需時間的倒數(shù)，模擬量可以是電壓、電流等電信號，也可以是壓力、溫度、濕度、位移、聲音等非電信號；而AD分辨率指數(shù)字量變化一個最小量時模擬信號的變化量。
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