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標(biāo)簽 > verilog
Verilog HDL是一種硬件描述語(yǔ)言（HDL:Hardware Description Language），以文本形式來(lái)描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語(yǔ)言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。
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傳輸延遲一般為輸入信號(hào)變化到對(duì)應(yīng)輸出信號(hào)變化經(jīng)過(guò)的時(shí)間，不會(huì)對(duì)輸入信號(hào)進(jìn)行濾除處理，所以傳輸延遲是一種絕對(duì)延遲，這種延遲類似于物理傳輸線的延遲，在仿真中...
X態(tài)如何通過(guò)RTL級(jí)和門級(jí)仿真模型中的邏輯進(jìn)行傳播呢？
在Verilog中，IC設(shè)計(jì)工程師使用RTL構(gòu)造和描述硬件行為。但是RTL代碼中的一些語(yǔ)義，并不能夠準(zhǔn)確地為硬件行為建模。
2023-04-20 標(biāo)簽：IC設(shè)計(jì)VerilogRTL 4k 0
使用Verilog硬件描述語(yǔ)言練習(xí)加法器設(shè)計(jì)
半加器是由一個(gè)異或門和一個(gè)與門連接而成的組合邏輯電路。半加器電路有兩個(gè)輸入：A 和 B，它們將兩個(gè)輸入數(shù)字相加并產(chǎn)生一個(gè)進(jìn)位和一個(gè)和。
基于FPGA的自適應(yīng)閾值分割算法實(shí)現(xiàn)
在圖像預(yù)處理中經(jīng)常會(huì)碰到圖像分割問(wèn)題，把感興趣的目標(biāo)從背景圖像中提取出來(lái)，而經(jīng)常使用的是簡(jiǎn)單的全局閾值分割配置，用一個(gè)固定常數(shù)作為二值分割閾值，從而得到...
2021-08-23 標(biāo)簽：fpgaFPGA設(shè)計(jì)算法 4k 0
在沒(méi)有綜合工具情況下，如何設(shè)計(jì)數(shù)字電路？
雖然在FPGA中，利用綜合工具來(lái)可以將VHDL或者Verilog代碼轉(zhuǎn)化成電路。但是作為FPGA工程師而言，在沒(méi)有綜合工具的情況下，如何設(shè)計(jì)出數(shù)字電路呢...
`timescale命令用于在文件中指明時(shí)間單位和時(shí)間精度，通常在對(duì)文件進(jìn)行仿真時(shí)體現(xiàn)。EDA工具可以支持在一個(gè)設(shè)計(jì)中可根據(jù)仿真需要在不同模塊里面指定不...
Verilog HDL是一種用于數(shù)字系統(tǒng)設(shè)計(jì)的語(yǔ)言。用Verilog HDL描述的電路設(shè)計(jì)就是該電路的Verilog HDL模型也稱為模塊。Verilo...
2022-12-08 標(biāo)簽：fpgaVerilogVerilog HDL 3.9k 0
上一篇文章《暗藏玄機(jī)的SV隨機(jī)化》介紹了SystemVerilog的各種隨機(jī)化方法，本文將在其基礎(chǔ)上引入SystemVerilog的隨機(jī)約束方法（con...
數(shù)字電路設(shè)計(jì)有哪些仿真驗(yàn)證流程
數(shù)字電路設(shè)計(jì)的仿真驗(yàn)證流程是確保設(shè)計(jì)能夠正確運(yùn)行的重要步驟之一。在現(xiàn)代電子設(shè)備中，數(shù)字電路被廣泛應(yīng)用于各種應(yīng)用領(lǐng)域，如計(jì)算機(jī)、通信設(shè)備、汽車電子等等。因...
unpacked數(shù)組和packed數(shù)組的主要區(qū)別
unpacked數(shù)組和packed數(shù)組的主要區(qū)別是unpacked數(shù)組在物理存儲(chǔ)時(shí)不能保證連續(xù)，而packed數(shù)組則能保證在物理上連續(xù)存儲(chǔ)。
Verilog/FPGA開(kāi)源項(xiàng)目介紹
脈沖神經(jīng)網(wǎng)絡(luò)（ Spiking neural network-SNN ） 是更接近自然神經(jīng)網(wǎng)絡(luò)的人工神經(jīng)網(wǎng)絡(luò)。
2022-07-03 標(biāo)簽：fpga神經(jīng)網(wǎng)絡(luò)Verilog 3.9k 0
ISO11898 定義了通信速率為 125 kbps～1 Mbps 的高速 CAN 通信標(biāo)準(zhǔn)，屬于閉環(huán)總線，傳輸速率可達(dá)1Mbps，總線長(zhǎng)度 ≤ 40米。
程序塊是編程語(yǔ)句的容器。程序塊的主要目的是控制何時(shí)應(yīng)執(zhí)行編程語(yǔ)句，例如每當(dāng)時(shí)鐘上升沿出現(xiàn)時(shí)，或每當(dāng)信號(hào)或總線改變值時(shí)。SystemVerilog有兩種主...
System Verilog(SV)把其他編程語(yǔ)言統(tǒng)一成為外語(yǔ)，F(xiàn)oreign Programming Language（FPL）。
數(shù)字硬件建模SystemVerilog-按位運(yùn)算符
經(jīng)過(guò)幾周的更新，SV核心部分用戶自定義類型和包內(nèi)容已更新完畢，接下來(lái)就是RTL表達(dá)式和運(yùn)算符。
2022-08-12 標(biāo)簽：Verilog按位運(yùn)算符 3.8k 0
注：以R起頭的是對(duì)編寫Verilog代碼的IP設(shè)計(jì)者所做的強(qiáng)制性規(guī)定，以G起頭的條款是建議采用的規(guī)范。每個(gè)設(shè)計(jì)者遵守本規(guī)范可鍛煉命名規(guī)范性。
fork-join_none和fork-join、fork-join_any的區(qū)別一樣在于進(jìn)程退出機(jī)制以及對(duì)于父進(jìn)程的影響。
Verilog例化說(shuō)明 1.什么是模塊例化？為什么要例化？ 模塊例化可以理解成模塊調(diào)用。對(duì)于一個(gè)FPGA工程，通常是由一個(gè)頂層模塊與多個(gè)功能子模塊組成，...
2024-12-17 標(biāo)簽：Verilog數(shù)碼管顯示顯示模塊 3.7k 0
SVA是System Verilog Assertion的縮寫，即用SV語(yǔ)言來(lái)描述斷言。斷言是對(duì)設(shè)計(jì)的屬性的描述，用以檢查設(shè)計(jì)是否按照預(yù)期執(zhí)行。
Verilog 最常用的 2 種數(shù)據(jù)類型就是線網(wǎng)（wire）與寄存器（reg），其余類型可以理解為這兩種數(shù)據(jù)類型的擴(kuò)展或輔助。
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