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Verilog HDL是一種硬件描述語言（HDL:Hardware Description Language），以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。

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verilog技術(shù)

SystemVerilog-網(wǎng)絡(luò)

System Verilog提供兩組通用的數(shù)據(jù)類型：網(wǎng)絡(luò)和變量（nets 和 variables）。網(wǎng)絡(luò)和變量同時具有類型和數(shù)據(jù)類型特性。類型表示信號為...

2023-02-09 標簽：網(wǎng)絡(luò)Verilog System 1.6k 0

淺談Verilog HDL代碼編寫風(fēng)格

消失了好久，沒有寫文章，也沒有做筆記，因為最近再趕一個比賽，時間很緊，昨天周六終于結(jié)束了，所以趁著周末這會兒有時間，寫點東西，記錄下來。首先我學(xué)習(xí)FPG...

2023-11-20 標簽：fpga Verilog HDL 1.6k 0

FPGA Verilog HDL語法之編譯預(yù)處理

Verilog HDL語言和C語言一樣也提供了編譯預(yù)處理的功能?！熬幾g預(yù)處理”是Verilog HDL編譯系統(tǒng)的一個組成部分。Verilog HDL語言...

2025-03-27 標簽：FPGA Verilog C語言 1.6k 0

Systemverilog里class類型的記錄

class里面包含data和對data進行操作的subroutines(functions and tasks)。class的data稱為class p...

2023-05-24 標簽：Verilog 1.6k 0

IC驗證中的打包思想簡析

System Verilog（SV）語言的Class本身就帶有“打包”的基因。眾所周知，SV語言的很多特性是派生自C++語言的。

2023-03-15 標簽：IC設(shè)計 Verilog C++語言 1.6k 0

SystemVerilog中的類的賦值

當(dāng)我們聲明一個類時還沒有分配內(nèi)存，只有在實例化(new())時才會分配內(nèi)存。這個時候?qū)ο缶浔赶虮环峙涞膬?nèi)存，下面是對象句柄賦值的示例。

2022-11-21 標簽：內(nèi)存 Verilog System 1.6k 0

verilog基礎(chǔ)知識介紹

組合邏輯：任何時刻電路的穩(wěn)定輸出，僅僅取決于該時刻各個輸入變量的取值。

2023-05-29 標簽：寄存器 Verilog 觸發(fā)器 1.6k 0

FPGA編程三大范例

雖然 FPGA 可使用 Verilog 或 VHDL 等低層次硬件描述語言 (HDL) 來編程，但現(xiàn)在已有多種高層次綜合 (HLS) 工具可以采用以 C...

2022-10-12 標簽：fpga Verilog 編程語言 1.6k 0

分享一些SystemVerilog的coding guideline

本文分享一些SystemVerilog的coding guideline。

2023-11-22 標簽：二進制 Verilog 數(shù)字電路 1.6k 0

什么是良好的Verilog代碼風(fēng)格？

1. 前言之前在公司負責(zé)制定代碼規(guī)范，費了九牛二虎之力，終于整理出來一份文檔。由于保密規(guī)定的緣故，無法與大家直接分享這份文檔，但是文檔中的大部分規(guī)范都...

2022-12-22 標簽：Verilog 代碼 1.6k 0

從仿真器的角度理解Verilog語言2

要想深入理解Verilog就必須正視Verilog語言同時具備硬件特性和軟件特性。在當(dāng)下的教學(xué)過程中，教師和教材都過于強調(diào)Verilog語言的硬件特性和...

2023-05-25 標簽：仿真器軟件 Verilog 1.6k 0

如何構(gòu)建一款先進的數(shù)字仿真器？

數(shù)字仿真器（Simulator）是一種大型EDA工業(yè)軟件，是數(shù)字驗證領(lǐng)域的基礎(chǔ)工具之一，也是為數(shù)不多的簽核（sign-off）級工具。

2023-03-22 標簽：EDA工具仿真器 Verilog 1.6k 0

SpinalHDL BlackBox時鐘與復(fù)位

在SpinalHDL中使用之前已有的Verilog等代碼的時候需要將這些代碼包在一個BlackBox里面，但是如果這些代碼里面有時鐘和復(fù)位，我們需要怎么...

2023-05-04 標簽：Verilog 時鐘 HDL 1.6k 0

基于循環(huán)隊列的FIFO緩存實現(xiàn)

FIFO緩存是介于兩個子系統(tǒng)之間的彈性存儲器，其概念圖如圖1所示。它有兩個控制信號，wr和rd，用于讀操作和寫操作。當(dāng)wr被插入時，輸入的數(shù)據(jù)被寫入緩存...

2023-09-11 標簽：寄存器 fifo Verilog 1.6k 0

Verilog HDL之步進電機驅(qū)動控制

步進電機的用途還是非常廣泛的，目前打印機，繪圖儀，機器人等等設(shè)備都以步進電機為動力核心。那么，下面我們就了解下什么是步進電機，它是怎么控制的。

2023-03-17 標簽：電動機步進電機 Verilog 1.6k 0

SystemVerilog中的Shallow Copy

SystemVerilog中的句柄賦值和對象復(fù)制的概念是有區(qū)別的。

2022-11-21 標簽：Verilog System 代碼 1.6k 0

Verilog除法器設(shè)計

取被除數(shù)的高幾位數(shù)據(jù)，位寬和除數(shù)相同（實例中是 3bit 數(shù)據(jù)）。

2023-03-27 標簽：數(shù)據(jù)流水線 Verilog 1.6k 0

Verilog編碼風(fēng)格的建議

良好的編碼風(fēng)格，有助于代碼的閱讀、調(diào)試和修改。雖然 Verilog 代碼可以在保證語法正確的前提下任意編寫，但是潦草的編碼風(fēng)格往往是一錘子買賣。

2023-06-01 標簽：寄存器 Verilog RTL 1.6k 0

網(wǎng)絡(luò)和變量的未壓縮數(shù)組

SystemVerilog有兩種類型的數(shù)組：壓縮數(shù)組和非壓縮數(shù)組。壓縮數(shù)組是連續(xù)存儲的位的集合，通常稱為向量。非壓縮數(shù)組是網(wǎng)絡(luò)或變量的集合。

2023-02-09 標簽：網(wǎng)絡(luò)Verilog System 1.6k 0

邊沿檢測電路設(shè)計

對于8位向量中的每個位，檢測輸入信號何時從一個時鐘周期的0變?yōu)橄乱粋€時鐘周期的1（類似于上升沿檢測）。應(yīng)在從0到1的跳變發(fā)生后的周期內(nèi)設(shè)置輸出位。

2023-06-05 標簽：檢測電路 Verilog 狀態(tài)機 1.6k 0

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為防止靜電積累所引起的人身電擊、火災(zāi)和爆炸、電子器件失效和損壞，以及對生產(chǎn)的不良影響而采取的防范措施。其防范原則主要是抑制靜電的產(chǎn)生，加速靜電泄漏，進行靜電中和等。
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特性阻抗又稱特征阻抗，它不是直流電阻，屬于長線傳輸中的概念。特性阻抗是射頻傳輸線影響無線電波電壓、電流的幅值和相位變化的固有特性，等于各處的電壓與電流的比值，用V/I表示。在射頻電路中，電阻、電容、電感都會阻礙交變電流的流動，合稱阻抗。電阻是吸收電磁能量的，理想電容和電感不消耗電磁能量。
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