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標(biāo)簽 > verilog
Verilog HDL是一種硬件描述語(yǔ)言（HDL:Hardware Description Language），以文本形式來(lái)描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語(yǔ)言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。
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最近ChatGPT大火，成功破圈，到底是什么？怎么使用？ 簡(jiǎn)單說(shuō)，它是一個(gè)模型，一個(gè)語(yǔ)言模型！ **它是以對(duì)話方式與人進(jìn)行交互的AI語(yǔ)言模型...
數(shù)字邏輯電路分為組合邏輯電路和時(shí)序邏輯電路。時(shí)序邏輯電路是由組合邏輯電路和時(shí)序邏輯器件構(gòu)成（觸發(fā)器），即數(shù)字邏輯電路是由組合邏輯和時(shí)序邏輯器件構(gòu)成。
FPGA（現(xiàn)場(chǎng)可編程門陣列）的通用語(yǔ)言主要是指用于描述FPGA內(nèi)部邏輯結(jié)構(gòu)和行為的硬件描述語(yǔ)言。目前，Verilog HDL和VHDL是兩種最為廣泛使用...
SystemVerilog union允許單個(gè)存儲(chǔ)空間以不同的數(shù)據(jù)類型存在，所以u(píng)nion雖然看起來(lái)和struct一樣包含了很多個(gè)成員，實(shí)際上物理上共享...
2022-11-09 標(biāo)簽：VerilogSystem結(jié)構(gòu)體 1.6k 0
fpga串口通信的verilog驅(qū)動(dòng)編程解析
串口的全程為串行接口，也稱為串行通信接口，是采用串行通信方式的擴(kuò)展接口。與串口對(duì)應(yīng)的并行接口，例如高速AD和DA，
線網(wǎng)類型表示硬件電路元件之間實(shí)際存在的物理連線，有很多種：wire、tri、wor等等，當(dāng)然日常使用wire最多，其他的都沒(méi)遇到過(guò)。
Verilog邊碼邊學(xué)Lesson：圖像采集與顯示設(shè)計(jì)之PLL配置與例化
PLL(Phase Locked Loop)：為鎖相回路或鎖相環(huán)，用來(lái)統(tǒng)一整合時(shí)脈訊號(hào)，使內(nèi)存能正確的存取資料。PLL用于振蕩器中的反饋技術(shù)。許多電子設(shè)...
基于Feature架構(gòu)設(shè)計(jì)的百兆以太網(wǎng)交換機(jī)項(xiàng)目
第二代交換機(jī)有更豐富的feature，更貼近真正使用的功能，除rtl代碼，詳細(xì)設(shè)計(jì)文檔外，還會(huì)包括驗(yàn)證環(huán)境、驗(yàn)證代碼，最后項(xiàng)目完成后，會(huì)全部開(kāi)源供大家學(xué)...
現(xiàn)代硬件設(shè)計(jì)始于以自然語(yǔ)言提供的規(guī)范。然后，在綜合電路元件之前，硬件工程師將其翻譯成適當(dāng)?shù)挠布枋稣Z(yǔ)言（HDL），例如Verilog。自動(dòng)翻譯可以減少工...
如何高效替換Soft IP中的標(biāo)準(zhǔn)cell
我們?cè)谫?gòu)買soft IP的時(shí)候，vendor提供的是通用的verilog/system verilog的代碼，而在不同的項(xiàng)目中，我們采用的工藝不一樣，因...
FPGA延時(shí)Verilog HDL實(shí)現(xiàn)
可以在任意時(shí)刻啟動(dòng)，可以重復(fù)啟動(dòng)，延時(shí)時(shí)長(zhǎng)可調(diào)，單位可切換（ms/us），在50MHz時(shí)鐘下的延時(shí)范圍是1ms-85899ms/1us-85899us。
在本系列的第一部分中，介紹了SystemVerilog接口的基本概念，并描述了這些接口的參數(shù)化給測(cè)試平臺(tái)代碼帶來(lái)的問(wèn)題。在第二部分中，描述了使用訪問(wèn)器類...
賽靈思Verilog(FPGA/CPLD)設(shè)計(jì)技巧
以下是一個(gè)在設(shè)計(jì)中常犯的錯(cuò)誤列表這些錯(cuò)誤常使得你的設(shè)計(jì)不可靠或速度較慢為了提高你的設(shè)計(jì)性能和提高速度的可靠性你必須確定你的設(shè)計(jì)通過(guò)所有的這些檢查 。
模塊是Verilog 的基本描述單位，用于描述某個(gè)設(shè)計(jì)的功能或結(jié)構(gòu)及其與其他模塊通信的外部端口。
FPGA設(shè)計(jì)硬件語(yǔ)言Verilog中的參數(shù)化
FPGA 設(shè)計(jì)的硬件語(yǔ)言Verilog中的參數(shù)化有兩種關(guān)鍵詞：define 和 paramerter,參數(shù)化的主要目的是代碼易維護(hù)、易移植和可讀性好。
2022-12-26 標(biāo)簽：FPGA設(shè)計(jì)VerilogC語(yǔ)言 1.5k 0
在實(shí)際電路中存在兩種延遲，慣性延遲 (Inertial delay) 和傳導(dǎo)延遲 (Transport delay)。
無(wú)論是SystemVerilog還是SpinalHDL,都有Last valid assignment wins的語(yǔ)法特征。如在SpinalHDL-Do...
2023-11-04 標(biāo)簽：VerilogCache狀態(tài)機(jī) 1.5k 0
通過(guò)簡(jiǎn)單的保存-恢復(fù)策略避免UVM VIP的冗余仿真周期
Verilog 提供了在特定時(shí)間點(diǎn)保存設(shè)計(jì)及其測(cè)試平臺(tái)狀態(tài)的選項(xiàng)。我們可以將模擬恢復(fù)到相同的狀態(tài)，然后從那里繼續(xù)。這可以通過(guò)從Verilog代碼添加適當(dāng)...
需要手工在 C++ 代碼里明確指定可并行執(zhí)行的任務(wù)（用 task，添加頭文件 hls_task.h)，同時(shí)可并行執(zhí)行的 task 接口（對(duì)應(yīng) C++ 函...
FPGA學(xué)習(xí)入門從點(diǎn)燈開(kāi)始
首先，F(xiàn)PGA開(kāi)發(fā)工程師是一個(gè)相對(duì)高薪的工作，但是，很多同學(xué)在剛?cè)腴T時(shí)都會(huì)有一種無(wú)從下手的感覺(jué)，尤其是將FPGA作為第一個(gè)要掌握的開(kāi)發(fā)板時(shí)，更是感覺(jué)苦惱...
2023-12-28 標(biāo)簽：fpgaVerilog計(jì)數(shù)器 1.4k 0
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