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Verilog HDL是一種硬件描述語言（HDL:Hardware Description Language），以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。

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verilog技術(shù)

字傳輸不變的3種大小端處理方式

大端，最高字節(jié)存儲在最低的內(nèi)存地址，小端則是最低有效字節(jié)存儲在最低的內(nèi)存地址。在Verilog中實現(xiàn)大端（Big-Endian）和小端（Little-E...

2024-04-02 標簽：內(nèi)存 Verilog 1.4k 0

SDRAM控制器設(shè)計之按鍵的處理

邊沿檢測經(jīng)常用于按鍵輸入檢測電路中，按鍵按下時輸入信號 key 變?yōu)榈碗娖剑存I抬起變?yōu)楦唠娖?。?dāng)輸入的信號為理想的高低電平時（不考慮毛刺和抖動），邊沿...

2025-03-19 標簽：寄存器 Verilog 邊沿檢測 1.4k 0

調(diào)制解調(diào)verilog程序開發(fā)需求

功能需求：開發(fā)調(diào)制解調(diào)verilog程序。要求數(shù)據(jù)上行速率1.25Gbps以上。下行速率較低，100M以上即可。程序包括：發(fā)射調(diào)制（數(shù)據(jù)編碼等）、接收解...

2023-08-30 標簽：調(diào)制解調(diào)無線通信 Verilog 1.4k 0

SystemVerilog中的Protected成員

protected類屬性或方法具有l(wèi)ocal成員的所有特征，除此之外的是，protected類屬性或方法對擴展類是可見的。

2022-11-30 標簽：Verilog System 編譯 1.4k 0

優(yōu)化HBM2E運行時性能

性能仍然是任何復(fù)雜片上系統(tǒng) （SoC）設(shè)計的關(guān)鍵因素。此外，復(fù)雜性每天都在增加，這給工程師跟蹤設(shè)計性能帶來了挑戰(zhàn)，但他們的任務(wù)是不斷提高芯片性能。在運...

2023-05-26 標簽：處理器 SoC Verilog 1.4k 0

SystemVerilog coding過程中你在哪里聲明臨時變量

眾所周知，語句塊中需要用到的變量只能在語句塊最開始定義。

2023-03-08 標簽：Verilog System 變量 1.4k 0

UVM中add_typewide_sequence和add_sequence的區(qū)別

第2和第3種方式類似，第3種是一下子添加多個sequence，它內(nèi)部原理就是調(diào)用第2種的函數(shù)，因此在本質(zhì)上，只有第1和第2種這兩類區(qū)別。

2023-05-24 標簽：Verilog UVM sequence 1.4k 0

在testbench中如何使用阻塞賦值和非阻塞賦值

本文詳細闡述了在一個testbench中，應(yīng)該如何使用阻塞賦值與非阻塞賦值。首先說結(jié)論，建議在testbench中，對時鐘信號（包括分頻時鐘）使用阻塞賦...

2025-04-15 標簽：仿真 Verilog 阻塞賦值 1.4k 0

參數(shù)化接口和可重用VIP：第一部分

基于SystemVerilog的驗證引入了接口的概念來表示設(shè)計模塊之間的通信。在其最基本的形式中，SystemVerilog 接口只是一個命名的信號束，...

2023-05-29 標簽：接口 Verilog UVM 1.3k 0

Verilog在設(shè)計時候的不方便地方

從Verilog發(fā)布到今天，其已經(jīng)經(jīng)歷了四十年的風(fēng)雨，早期的“電路”設(shè)計Verilog的確很方便，尤其在那個年代，其也崔進了集成電路的發(fā)展。但是“老”不...

2022-08-02 標簽：Verilog 鎖存器變量 1.3k 0

根據(jù)波形圖編寫Verilog代碼

根據(jù)下面的時序圖實現(xiàn)這個組合邏輯電路。

2025-02-17 標簽：Verilog 波形圖組合邏輯電路 1.3k 0

Vivado HLS能否取代HDL開發(fā)

大多數(shù)FPGA程序員認為，高級工具總是發(fā)出更大的比特流，作為提高生產(chǎn)率的 "代價"。但是這總是真的嗎？

2023-06-27 標簽：fpga Verilog HDL 1.3k 0

參數(shù)化接口和可重用VIP：第二部分

虛擬接口不支持多態(tài)性，因為它們與靜態(tài)設(shè)計元素相關(guān)聯(lián)。但是，SystemVerilog 類確實支持多態(tài)性，這一事實可用于創(chuàng)建接口訪問器類。

2023-05-29 標簽：接口監(jiān)視器 Verilog 1.3k 0

淺談verilog語言編寫規(guī)范

如果代碼中發(fā)現(xiàn)多次使用一個特殊的表達式，那么就用一個函數(shù)來代替。這樣在以后的版本升級時更便利，這種概念在做行為級的代碼設(shè)計時同樣使用，經(jīng)常使用的一...

2022-11-21 標簽：寄存器 Verilog 鎖存器 1.3k 0

一種通用的Uart收發(fā)Verilog模塊

UART協(xié)議由三根線組成，Tx，Rx，Gnd即發(fā)送、接收與地，不包含時鐘線，屬于全雙工異步串行通信協(xié)議。

2022-12-15 標簽：Verilog uart 串口通信 1.3k 0

基于Verilog HDL的FPGA圖像濾波處理仿真實現(xiàn)

注意這里的A是double類型的，直接進行imshow會全白，要轉(zhuǎn)化到0-1：A=A./255，或者把double類型轉(zhuǎn)化為整形。

2024-04-26 標簽：FPGA Verilog 圖像濾波 1.3k 0

System Verilog中的Bits與Bytes是等價的嗎

正如我們所知，“bit”是無符號的，而“byte”是有符號的。那么，你認為下面兩個聲明是等價的嗎?

2022-10-26 標簽：Verilog 1.3k 0

聊聊SystemVerilog編碼層面提速的若干策略

隨著設(shè)計復(fù)雜度和規(guī)模增加，驗證平臺復(fù)雜度跟著增加。驗證平臺的仿真速度問題成為驗證過程中一個重要問題。

2023-02-20 標簽：Verilog 計數(shù)器編譯器 1.3k 0

SystemVerilog中的Unpacked Unions

unpacked union中各個成員的大小可以是不同的。

2022-11-11 標簽：Verilog System union 1.2k 0

進程(線程)精細化控制中方法的使用

在計算機中存在進程和線程的概念，其中進程是并發(fā)執(zhí)行的程序在執(zhí)行過程中分配和管理資源的基本單位，線程是進程的一個執(zhí)行單元，是比進程還要小的獨立運行的基本單...

2023-03-26 標簽：計算機 Verilog 程序 1.2k 0

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